单端比较器、多比特SAR-ADC电路及其芯片
本发明属于集成电路领域，具体涉及一种单端比较器、多比特sar-adc电路，以及采用单端比较器或多比特sar-adc电路的cim芯片。
背景技术：
1、作为突破冯诺依曼架构的有效策略之一，存内计算(computing in memory，缩写为cim)引起了人们的广泛关注，存内计算将存储器与运算模块合二为一，大幅减少了数据的搬移，进而节省了这部分的时间和能耗开销。随着人工智能、大数据、物联网时代的到来和可穿戴设备的普及，存内计算电路以及不断走向应用和普及。
2、当前，随着芯片的集成度不断提高，运算过程的功耗问题逐渐成为制约模块发展的重要因素。在此基础上，对存内计算电路中相关模块进行结构优化，从而降低芯片的总功耗，已经成为本领域技术人员的工作重点。
3、存内计算电路的功耗主要由计算模块的运算过程和量化电路的量化过程产生。传统的量化电路普遍采用锁存型比较器来实现计算电压和参考电压之间的比较，这一类比较器的动态功耗和静态功耗相对较大。因此，如何设计出具有更低功耗的比较器，将是技术人员是克服存内计算电路功耗问题的研究方向之一。
技术实现思路
1、为了解决现有存内计算电路采用的比较器功耗较高的问题，本发明提供一种单端比较器、多比特sar-adc电路及其芯片。
2、本发明提供的技术方案为：
3、一种单端比较器，其支持对输入的信号电压vin进行单比特量化。该单端比较器包括三个pmos管p0～p2，三个nmos管n0～n2，一个电容c，三个传输门tg1～tg3。电路连接关系如下；
4、输入信号vin和参考电压vref分别通过tg1和tg2连接在电容c的下极板上；电容c的上级板通过tg3接启动电压vcm。
5、p0、p2的源极接电源vdd；p0的漏极与p1的源极相连；p1、n1的栅极与电容c的上级板连接；p1、n1的漏极与p2、n2的栅极电连接；n1的源极与n0的漏极相连；n0、n2的源极接地；n0的栅极接使能信号en；p0的栅极接反相使能信号enb；p2和n2的漏极相连并作为输出端out。
6、在单端比较器中，p1和n1构成第一反相器，p2和n2构成第二反相器；启动电压vcm设置为第一反相器的阈值电压。由于本发明方案中的第一反相器是由p1、n1构成的cmos反相器，则第一反相器的阈值电压即为vdd/2。
7、作为本发明进一步的改进，单端比较器实现对输入信号vin和参考电压vref进行比较的操作策略包括置位阶段和比较阶段，过程如下：
8、(1)置位阶段
9、打开tg2与tg3，关闭tg1；将enb置高电平，en置低电平。
10、(2)比较阶段
11、打开tg1，关闭tg2与tg3；enb置低电平，en置高电平；此时，输出端out的电平状态即为输入信号vin量化结果。
12、作为本发明进一步的改进，在置位阶段，单端比较器的电容下级板接vref，上极板接vdd/2；并由于p0和n0关断，导致第一反相器停止工作。
13、在比较阶段，单端比较器的电容下级板接vin，上极板接vdd/2。由于p0和n0导通，第一反相器工作；此时，第二反相器的输出端out的电平状态取决于电容c的极板电压的变化。
14、作为本发明进一步的改进，在比较阶段，单端比较器的输出逻辑如下：
15、(a)当vin＞vref时，下极板电压vx上升，由于电容c的电荷守恒效应，上极板电压vy也上升，并超出第一反相器的临界电压；此时，第一反相的输入端呈高电平，经过第一反相器和第二反相器后，第二反相器的输出端out呈高电平，即输出比较结果为“1”。
16、(b)当vin＜vref时，下极板电压vx下降，由于电容c的电荷守恒效应，上极板电压vy也下降，因此无法超出第一反相器的阈值电压；此时，第一反相的输入端呈低电平，经过第一反相器和第二反相器后，第二反相器的输出端out呈低电平，即输出比较结果为“0”。
17、作为本发明进一步的改进，单端比较器还包括一个用于控制输出端out在置位阶段的电平状态的pmos管p3；其中，p3的栅极接使能信号en，p3的源极接电源vdd，p3的漏极接p2的栅极。
18、在置位阶段，en置低电平；p3处于导通状态，此时，第二反相器的输入端呈高电平，则第二反相器的输出端out为低电平。
19、本发明还包括一种多比特sar-adc电路，其包括：cadc采样电路、比较电路，以及sar逻辑模块。
20、其中，cadc采样电路用于通过逐次逼近生成表征比较结果的电压信号。cadc采样电路包括6个电容c1～c6，5个二选一选通器sw1～sw5，以及1个传输门tg0。其中，c1～c6电容值之比为1:1:2:4:8:16；c1～c6的上极板连接在信号线vcomp上；c1的下级板接地，c2～c6的下级板依次接sw1～sw5的输出端。sw1～sw4各自的其中一个输入端接地，另一个输入端接参考电压vref；sw5的其中一个输入端接输入信号vin，另一个输入端接地。tg0的一端接在信号线vcomp上，另一端接启动电压vcm。其中，sw1～sw4的选通方向由数字信号d0、d1、d2、d3分别控制，sw5选通方向和tg0的开关状态由一个时钟控制模块生成的采样信号clk-sample控制。
21、比较电路由三个pmos管p0～p2和三个nmos管n0～n2构成。其中，p1和n1构成第一反相器，p2和n2构成第二反相器；两个反相器级联。第一反相器的输入端接cadc采样电路中的信号线vcomp；第二反相器的输出端out用于输出比较结果。p0作为第一反相器与电源vdd之间的传输管；n0作为第一反相器与地端gnd之间的传输管。n0的栅极接时钟信号clk，p0的栅极接反相时钟信号clkb；clk和clkb由时钟控制模块产生。
22、sar逻辑模块用于获取比较电路输出端out的比较结果，并根据比较结果生成分别用于控制sw1～sw4的选通方向的数字信号d0～d3；进而实现通过逐次逼近的方式得到输入信号vin的量化结果。
23、作为本发明进一步的改进，当数字d0～d3和采样信号clk-sample为低电平，则sw1～sw5的输入端接地，tg0断开。当数字d0～d3和采样信号clk-sample为高电平，则sw1～sw4接vref，sw5接vin，tg0导通。
24、作为本发明进一步的改进，多比特sar-adc电路用于实现对输入信号vin按照最高4bit的精度等级进行量化。4bit量化操作包括采样阶段和比较阶段，过程如下：
25、一、采样阶段：
26、s1：将采样信号clk-sample为高电平，此时，c6下级板通过sw5接vin，vcm连接至信号线vcomp，vcm＝vdd/2；因此，电容c6的上下极板的电压分别为vdd/2和vin。
27、二、比较阶段：
28、s2：将采样信号clk-sample为低电平，此时，sw5接地，vcm与信号线vcomp断开连接。
29、s3：sar逻辑模块生成四位数字信号“d3d2d1d0”的初始值为“1000”，进而切换cadc采样电路中sw1～sw4的选通方向；与此同时，sar逻辑模块采集比较电路的输出端out的电平状态；
30、s4：根据输出端out的比较结果，对四位数字信号“d3d2d1d0”做出如下调整：
31、(1)若out＝1，则将四位数字信号“d3d2d1d0”中在上一轮置为高电平的位，置为低电平；并将其下一位，置为高电平。
32、(2)若out＝0，则将四位数字信号“d3d2d1d0”中在上一轮置为高电平的最低位的下一位也置为高电平；
33、s5：重复步骤s4的策略继续比较4次，并根据最后一次比较的结果生成最终的量化数据。
34、作为本发明进一步的改进，多比特sar-adc电路中的cadc采样电路的电容和二选一选通器的数量n＞6；此时，多比特sar-adc电路用于实现对输入信号vin按照最高(n-2)bit的精度等级进行量化。
35、在这种更大规模的cadc采样电路中，电容c1～cn的电容值之比为：1:1:2:4:8:…:2n-2。其中，电容值最大的电容的下级板通过二选一选通器接输入信号vin或接地，电容值最小的其中一个电容的下级板直接接地。其余各个电容分别通过二选一选通器接参考电压vref或接地。
36、本发明还包括一种cim芯片，其集成有如前述的单端比较器，或多比特sar-adc电路；并利用单端比较器或多比特sar-adc电路对cim芯片中计算模块的计算结果进行量化。
37、本发明提供的技术方案，具有如下有益效果：
38、本发明设计了一种由电容和两级反相器构成的新型的单端比较器，并基于这种比较器设计出了可以实现对计算电压进行多比特量化的sar-adc电路。与传统电路相比，本发明设计的新型电路在进行比较时，流经gnd的电流较小，因此电路的功耗相对更小。将其应用于其它存算电路或运算模块后，可降低相关电路在量化阶段的运行功耗，进而缓解相关电路的功耗困境。
39、除了具有更低的运行功耗以外，本发明设计的4bit的sar-adc电路的enob可以达到3.96db，因而能够满足cim芯片对4bit量化功能的需求，该电路还具有良好的dnl和inl特性，实用性更强。
技术特征：
1.一种单端比较器，其支持对输入的信号电压vin进行单比特量化，其特征在于，所述单端比较器包括三个pmos管p0～p2，三个nmos管n0～n2，一个电容c，三个传输门tg1～tg3；电路连接关系如下；
2.如权利要求1所述的单端比较器，其特征在于：其实现对输入信号vin和参考电压vref进行比较的操作策略包括置位阶段和比较阶段，过程如下：
3.如权利要求2所述的单端比较器，其特征在于：
4.如权利要求3所述的单端比较器，其特征在于：在比较阶段，所述单端比较器的输出逻辑如下：
5.如权利要求1所述的单端比较器，其特征在于：其还包括一个用于控制输出端out在置位阶段的电平状态的pmos管p3；其中，p3的栅极接使能信号en，p3的源极接电源vdd，p3的漏极接p2的栅极；
6.一种多比特sar-adc电路，其特征在于，其包括：
7.如权利要求6所述的多比特sar-adc电路，其特征在于：当数字d0～d3和采样信号clk-sample为低电平，则sw1～sw5的输入端接地，tg0断开；当数字d0～d3和采样信号clk-sample为高电平，则sw1～sw4接vref，sw5接vin，tg0导通。
8.如权利要求7所述的多比特sar-adc电路，其特征在于：其用于实现对输入信号vin按照最高4bit的精度等级进行量化；4bit量化操作包括采样阶段和比较阶段，过程如下：
9.如权利要求6所述的多比特sar-adc电路，其特征在于，所述cadc采样电路中的电容和二选一选通器的数量n＞6；此时，多比特sar-adc电路用于实现对输入信号vin按照最高(n-2)bit的精度等级进行量化；
10.一种cim芯片，其特征在于：其集成有如权利要求1或5所述的单端比较器，或者集成有如权利要求6所述的多比特sar-adc电路；并利用所述单端比较器或所述多比特sar-adc电路对cim芯片中计算模块的计算结果进行量化。
技术总结
本发明属于集成电路领域，具体涉及一种单端比较器、多比特SAR‑ADC电路及其芯片。单端比较器包括三个PMOS管P0～P2，三个NMOS管N0～N2，一个电容C，三个传输门TG1～TG3。电路中，P1和N1构成第一反相器，P2和N2构成第二反相器；P0作为第一反相器与电源VDD之间的传输管；N0作为第一反相器与地端GND之间的传输管。两个反相器级联。第一反相器的输入端接在电容的上极板上，第二反相器的输出端OUT用于输出比较结果。其中一个传输门用于将电容上极板的初始电压置位阈值电压，另外两个传输门用于将电容下级板在输入信号Vin和参考电压Vref之间进行切换。相比传统比较器，本发明的比较器和ADC电路的静态功耗更低，可以降低存算电路的总体功耗。
技术研发人员：戴成虎,刘泽毅,赵强,彭春雨,强斌,关立军,蔺智挺,吴秀龙
受保护的技术使用者：安徽大学
技术研发日：
技术公布日：2024/12/5