一种灵活捷变的高准确度载波生成系统及方法与流程

1.本发明属于载波生成技术领域，特别是一种灵活捷变的高准确度载波生成系统及方法。


背景技术：

2.射频发射信号的频点灵活可变可提高其抗干扰能力，频点灵活捷变要求其载波频率灵活可调并支持较大的捷变范围，可以使用直接数字合成(dds)结构及高转换速率dac实现信号生成。但是传统dds结构产生的数字载波会存在相位抖动大或带内杂散多的问题，且射频信号经常位于l波段或者更高，这种方法采样率过高，往往fpga端时序上很难支持。


技术实现要素：

3.本发明解决的技术问题是：克服现有技术的不足，结合直接数字合成(dds)的原理，提出一种并行两级累加正弦输出dds结构的载波生成系统及方法，以此解决通信、导航射频跳频信号载波相位抖动、带内杂散大、捷变方式不灵活及动态范围小的问题，为软件无线电提供解决思路。
4.本发明的技术解决方案是：
5.一种灵活捷变的高准确度载波生成系统，包括：载波频率生成控制参数计算模块、并行双级dds模块、并串转换模块、dac转换单元；
6.载波频率生成控制参数计算模块：输入为采样频率fs、射频频率f
rf
、第一级累加器位宽n，计算出生成对应中频载波信号的3个频率控制参数k、m、p，输出给并行双级dds模块；
7.并行双级dds模块：输入为速率为fs/n的时钟、频率控制参数k、m、p，根据输入的3个频率控制参数实现n路并行模式的双级累加dds计算，根据第一级累加器的数值查表得到对应的n路并行模式的数字中频正弦载波，输出给并串转换模块；n为偶数且n为正整数；
8.并串转换模块：输入为速率为fs/n的时钟、n路并行数字中频正弦载波，将n路信号转换为n/2路，输出至dac转换单元；
9.dac转换单元：输入为n/2路并行数字中频正弦载波，将n/2路并行数字中频正弦载波转换为1路模拟射频载波。
10.并串转换模块使用4个2:1的oserdes将n路信号转换为n/2路。
11.dac转换单元使用dac的4:1mux并串转换模式和mix模式将n/2路并行数字中频正弦载波转换为1路模拟射频载波。
12.第一方面，一种灵活捷变的高准确度载波生成方法，包括步骤如下：
13.1)根据所需的频率采样频率fs、调整精度f0确定第二级累加器的位宽w；
14.2)根据频率控制参数m、p，获得l个并行处理的位宽为w的第二级累加器，在第n个时钟周期，l路并行累加器的数值acc2i＝mod[acc2i(n-1)+dlt,p]，i＝[0,l-1]，acc2i(n-1)表示上一时钟周期第i路累加器的数值，dlt＝mod(l
·
m,p)；
[0015]
3)将步骤2)中计算得到的l路累加器数值进行比较，第0路是和上一时钟周期的第
l-1路的数值进行比较，其他路(i)则是和当前时钟周期的第i-1路比较，当比较结果为前者小于后者，则进位标志ci＝1，否则为0；第i路的进位值
[0016]
4)根据频率控制参数k、步骤3)计算得到的l路进位值结果，实现l个并行处理的位宽为n的第一级累加器，在第n个时钟周期，l路并行累加器的数值acci＝acc
l-1
(n-1)+i
·
k+qi，i＝[0,l-1]；acc
l-1
(n-1)表示上一时钟周期第l-1路累加器的数值；
[0017]
5)根据步骤4)计算得到的l路累加器数值，查表得到并行模式的正弦载波相位值；
[0018]
6)当需要进行载波频率捷变时，只需更新k、m、p三个参数，执行步骤2)～5)的处理即可。
[0019]
第二方面，
[0020]
一种处理器，用于执行第一方面所述的方法。
[0021]
一种处理装置，包括：
[0022]
存储器，用于存储计算机程序；
[0023]
处理器，用于从所述存储器调用并运行所述计算机程序，以执行第一方面所述的方法。
[0024]
一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序或指令，当所述计算机程序或指令被执行时，实现第一方面所述的方法。
[0025]
本发明与现有技术相比的优点在于：
[0026]
a)射频载波的相位抖动和带内杂散小；
[0027]
b)频率变化模式灵活、速度快、动态范围大；
[0028]
c)并行处理结构，降低了fpga处理时钟速度及时序设计难度；
[0029]
d)集成化、软件化程度更高。
附图说明
[0030]
图1为灵活捷变的高准确度载波生成方法；
[0031]
图2为dds结构设计；
[0032]
图3为并行两级累加器实现框图；
[0033]
图4为本发明生成1575.42mhz、1191.795mhz、1268.52mhz载波的设计举例；
[0034]
图5为本发明生成的1575.42mhz、1191.795mhz、1268.52mhz载波的功率谱及带内杂散实测结果。
具体实施方式
[0035]
本发明公开了一种灵活捷变的高准确度载波生成设计方法。
[0036]
本设计采用8路并行处理的两级累加正弦输出dds结构生成数字载波，方法如图1所示。
[0037]
1.该方法包括以下部分：
[0038]
(1)设计dds结构。
[0039]
如图2所示，为了产生频率准确的数字载波，减少相位抖动和带内杂散，设计采用两级累加器及正弦相位输出的dds结构。首先，求取(fc/fs)
·2n
的整数+不可约分数表达式
其中fs为采样频率，fc为目标载波频率，n为第一级累加器的位宽。整数部分k为第一级累加器的频率控制字。小数部分表明每经过p个周期，累加值要额外增加m，通过增加第二级累加器并计算进位值来实现小数部分的补偿：在频率为fs的时钟控制下，第二级累加器以m为步进累加，累加值超出p时向第一级累加器进1位，同时将本级累加器的数值-p，否则不进位。在频率为fs的时钟控制下，第一级累加器以(k+第二级累加器进位值q)为步进累加，其累加值作为正弦查找表(lut)的地址，lut中存储的是量化后的正弦波形。
[0040]
通过调整k、m、p三个参数即可实现灵活的载波频率变化。
[0041]
(2)fpga实现及dds结构参数选择。
[0042]
根据高奈奎斯特区域信号生成的原理，数字信号通过dac高速采样转换时会以fs/2为间隔产生多个奈奎斯特区，它们关于fs/2成镜像关系。将高奈奎斯特区域的镜像信号作为输出，则只需生成对应的数字中频载波，中频载波频率f
if
＝|f
s-f
rf
|。生成射频载波需满足fs≥2f
rf
，生成中频载波则只需满足fs≥2f
if
，可以降低对采样率即fpga工作时钟频率的要求，且相应的射频载波的频率范围为[0,3fs/2]，能满足较大的捷变范围要求。
[0043]
在fpga中，在fs时钟域下实现图2的dds结构，k、m、p根据(f
if
/fs)
·2n
计算得出。为了实现灵活捷变的准确频率生成，相位累加器2的位宽w要根据所需的频率调整精度f0和fs确定，求取(f0/fs)
·2n
的不可约分数形式a/b，则位宽w为不小于log2b的最小整数。相位累加器1的位宽n根据对杂散性能的要求及fpga资源进行综合选择，n越大，资源占用越多，杂散越小。波形存储器存储为深度2n、宽度l的查找表，存储值y(i)＝[i
·
(2
l-1-1)
·
(sin2π/2n)]取整，i＝[0,2
n-1]，宽度l根据性能和资源进行综合选择，l越大，资源占用越多，杂散越小。
[0044]
根据采样频率fs、频率调整精度f0、性能要求、fpga资源情况，可以确定fpga的工作时钟、两级累加器的位宽及存储表，fpga按照图2实现dds结构，运行时通过改变参数k、m、p可实现频率灵活捷变的载波生成。
[0045]
(3)fpga并行处理结构实现。
[0046]
一般fpga在数字信号处理时，可支持的时钟频率范围约为100～600mhz，则8倍并行可支持到射频4.8ghz。为了支持更大频率范围的载波生成能力，降低fpga时序设计难度，选用8路并行处理结构实现，fpga工作时钟变为fs/8。
[0047]
(a)并行累加器
[0048]
并行处理下的两级累加器实现框图如图3所示。在n时刻，l路并行的第二级相位累加器的数值acc2i＝mod[acc2i(n-1)+dlt,p]，i＝[0,l-1]，acc2i(n-1)表示上一拍第i路累加器的数值，dlt＝mod(l
·
m,p)。将并行的第二级累加器数值进行比较，acc20是和上一时钟周期的acc2
l-1
进行比较判决，其他acc2i则是和当前时钟周期的acc2
i-1
比较，当比较结果为前者小于后者，则进位标志ci＝1，否则为0。第i路的进位值第一级相位累加器的数值acci＝acc
l-1
(n-1)+i
·
k+qi，i＝[0,l-1]。acc
l-1
(n-1)表示上一拍第l-1路累加器的数值。当需要进行载波频率捷变时，只需更新fpga内对应的参数寄存器，同时将初始化标志置为有效，仅需一个时钟周期即可完成载波频率变化，切换到[0,3fs/2]范围内的任意频
率。
[0049]
根据acc0～acc7查表得到8路并行载波信号carr0～carr7。
[0050]
(b)并串转换输出(oserdes)
[0051]
在fpga中，使用4个2:1的并串转换输出模块oserdes，其中每一个oserdes将并行载波信号carri、carr
i+4
转换为一路串行数据。转换后数据为ddr方式，在时钟上升沿和下降沿都有数据锁存。
[0052]
(4)dac转换。
[0053]
(a)ddr接收
[0054]
在dac中，使用四个ddr接收器接收fpga四路ddr数据输出，并将数据解为4路送往mux。时钟频率为fs/4。
[0055]
(b)4:1mux并串转换
[0056]
在dac中，使用4:1mux并串转换将4路数据转换为1路。
[0057]
(c)数模转换
[0058]
在dac中，使用mix模式，使用频率为fs的时钟转换数据。
[0059]
一种灵活捷变的高准确度载波生成系统，包括：载波频率生成控制参数计算模块、并行双级dds模块、并串转换模块、dac转换单元。
[0060]
载波频率生成控制参数计算模块：输入为采样频率fs、射频频率f
rf
、第一级累加器位宽n，计算出生成对应中频载波信号的3个频率控制参数k、m、p，输出给并行双级dds模块；
[0061]
并行双级dds模块：输入为速率为fs/8的时钟、频率控制参数k、m、p，根据输入的3个频率控制参数实现8路并行模式的双级累加dds计算，根据第一级累加器的数值查表得到对应的8路并行模式的数字中频正弦载波，输出给并串转换模块；
[0062]
并串转换模块：输入为速率为fs/8的时钟、8路并行数字中频正弦载波，使用4个2:1的oserdes将8路信号转换为4路，输出至dac转换单元；
[0063]
dac转换单元：输入为4路并行数字中频正弦载波，使用dac的4:1mux并串转换模式和mix模式将4路并行数字中频正弦载波转换为1路模拟射频载波。
[0064]
一种灵活捷变的高准确度载波生成方法，包括步骤如下：
[0065]
1)根据所需的频率采样频率fs、调整精度f0确定第二级累加器的位宽w；
[0066]
2)根据频率控制参数m、p，实现l个并行处理的位宽为w的累加器(第二级累加器)，在第n个时钟周期，l路并行累加器的数值acc2i＝mod[acc2i(n-1)+dlt,p]，i＝[0,l-1]，acc2i(n-1)表示上一时钟周期第i路累加器的数值，dlt＝mod(l
·
m,p)；
[0067]
3)将步骤2)中计算得到的l路累加器数值进行比较，第0路是和上一时钟周期的第l-1路的数值进行比较，其他路(i)则是和当前时钟周期的第i-1路比较，当比较结果为前者小于后者，则进位标志ci＝1，否则为0。第i路的进位值
[0068]
4)根据频率控制参数k、步骤3)计算得到的l路进位值结果，实现l个并行处理的位宽为n的累加器(第一级累加器)，在第n个时钟周期，l路并行累加器的数值acci＝acc
l-1
(n-1)+i
·
k+qi，i＝[0,l-1]。acc
l-1
(n-1)表示上一时钟周期第l-1路累加器的数值；
[0069]
5)根据步骤4)计算得到的l路累加器数值，查表得到并行模式的正弦载波相位值；
[0070]
6)当需要进行载波频率捷变时，只需更新k、m、p三个参数，执行步骤2)～5)的处理
即可。
[0071]
实施例
[0072]
要求能够准确产生1575.42mhz、1191.795mhz、1268.52mhz这3个频点的载波信号，同时可在1.1ghz～1.6ghz的范围内灵活调整，频率生成精度要求为1khz，带内(
±
30mhz)杂散小于-60db。设计1718.64mhz采样时钟，第一级累加器位宽n为14，满足生成精度的第二级累加器位宽m为17，正弦存储表量化位宽l为12。
[0073]
计算所需生成的3个频点的参数：
[0074]
1718.64-1575.42＝143.22，214*143.22/1718.64＝1365+1/3，则对应的k＝1365、m＝1、p＝3。
[0075]
1718.64-1191.795＝526.845，214*526.845/1718.64＝5022+10/21，则对应的k＝5022、m＝10、p＝21。
[0076]
1718.64-1268.52＝450.12，214*450.12/1718.64＝4291+1/21，则对应的k＝4291、m＝1、p＝21。
[0077]
生成3个频点载波的实现框图如图4所示。实现后将da输出的射频信号接入频谱仪，从频谱可以看出生成的射频载波中心频点符合预期，带内(
±
30mhz)杂散小于-60db，如图5所示。
[0078]
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
[0079]
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

技术特征：
1.一种灵活捷变的高准确度载波生成系统，其特征在于，包括：载波频率生成控制参数计算模块、并行双级dds模块、并串转换模块、dac转换单元；载波频率生成控制参数计算模块：输入为采样频率f
s
、射频频率f
rf
、第一级累加器位宽n，计算出生成对应中频载波信号的3个频率控制参数k、m、p，输出给并行双级dds模块；并行双级dds模块：输入为速率为f
s
/n的时钟、频率控制参数k、m、p，根据输入的3个频率控制参数实现n路并行模式的双级累加dds计算，根据第一级累加器的数值查表得到对应的n路并行模式的数字中频正弦载波，输出给并串转换模块；n为偶数且n为正整数；并串转换模块：输入为速率为f
s
/n的时钟、n路并行数字中频正弦载波，将n路信号转换为n/2路，输出至dac转换单元；dac转换单元：输入为n/2路并行数字中频正弦载波，将n/2路并行数字中频正弦载波转换为1路模拟射频载波。2.根据权利要求1所述的一种灵活捷变的高准确度载波生成系统，其特征在于，并串转换模块使用n/2个2:1的oserdes将n路信号转换为n/2路。3.根据权利要求1所述的一种灵活捷变的高准确度载波生成系统，其特征在于，dac转换单元使用dac的4:1mux并串转换模式和mix模式将n/2路并行数字中频正弦载波转换为1路模拟射频载波。4.一种灵活捷变的高准确度载波生成方法，其特征在于，包括步骤如下：1)根据所需的频率采样频率f
s
、调整精度f0确定第二级累加器的位宽w；2)根据频率控制参数m、p，获得l个并行处理的位宽为w的第二级累加器，在第n个时钟周期，l路并行累加器的数值acc2
i
＝mod[acc2
i
(n-1)+dlt,p]，i＝[0,l-1]，acc2
i
(n-1)表示上一时钟周期第i路累加器的数值，dlt＝mod(l
·
m,p)；3)将步骤2)中计算得到的l路累加器数值进行比较，第0路是和上一时钟周期的第l-1路的数值进行比较，其他路(i)则是和当前时钟周期的第i-1路比较，当比较结果为前者小于后者，则进位标志c
i
＝1，否则为0；第i路的进位值4)根据频率控制参数k、步骤3)计算得到的l路进位值结果，实现l个并行处理的位宽为n的第一级累加器，在第n个时钟周期，l路并行累加器的数值acc
i
＝acc
l-1
(n-1)+i
·
k+q
i
，i＝[0,l-1]；acc
l-1
(n-1)表示上一时钟周期第l-1路累加器的数值；5)根据步骤4)计算得到的l路累加器数值，查表得到并行模式的正弦载波相位值；6)当需要进行载波频率捷变时，只需更新k、m、p三个参数，执行步骤2)～5)的处理即可。5.一种处理器，其特征在于，用于执行权利要求5所述的方法。6.一种处理装置，其特征在于，包括：存储器，用于存储计算机程序；处理器，用于从所述存储器调用并运行所述计算机程序，以执行权利要求5所述的方法。7.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序或指令，当所述计算机程序或指令被执行时，实现权利要求5所述的方法。

技术总结
一种灵活捷变的高准确度载波生成系统及方法，包括：根据采样频率和载波频率确定载波生成控制参数，将控制参数置入数字载波生成模块生成并行的数字中频载波信号，将并行数字中频信号通过高速DA转换为模拟射频载波信号并输出。本发明生成的射频载波具有更小的相位抖动和带内杂散，并可实现更快响应时间和更大动态范围的载波频率调整，集成化、软件化程度更高。高。高。


技术研发人员：蔡明圭 苏哲 王磊 戚楠 王瑛 李毅松 梁银
受保护的技术使用者：西安空间无线电技术研究所
技术研发日：2021.11.04
技术公布日：2022/3/7