集成电路及其接口控制电路的制作方法

1.本发明涉及一种集成电路及其接口控制电路，且更具体地说，涉及可在集成电路总线接口与串行外围接口间处理多种格式信号的接口控制电路。


背景技术：

2.在常规技术中，可通过集成电路(i2c)接口和/或串行外围接口(spi)存取具有带电可擦除可编程只读存储器(electrically-erasable programmable read-only memory,eeprom)的集成电路。在应用方面，i2c接口不仅具有比spi低的操作速度，i2c接口的硬件结构也较比spi更简单。也就是说，i2c接口及spi皆具有其使用优点。此外，为了节省产品光罩的成本，在单芯片中提供i2c接口及spi的组合设计可为一种良好解决方案。


技术实现要素：

3.本发明提供一种集成电路及一种可处理多种格式的信号的接口控制电路。
4.接口控制电路包含接口包装器、逻辑电路、多路复用器以及命令解码器。接口包装器在第一接口中收发多个第一信号，在第二接口中将第一信号转换成多个第二信号，且根据第一信号产生至少一个第一命令信号。逻辑电路接收第二信号，且根据第二信号产生第二命令信号。多路复用器接收第一命令信号及第二命令信号，且根据第一命令信号及第二命令信号产生第三命令信号。命令解码器接收第三命令信号，且根据第三命令信号产生已解码命令。
5.集成电路包含非易失性存储器及上文提到的接口控制电路。接口控制电路转换第一信号以产生用于存取非易失性存储器的多个存取控制信号。
6.基于上文，在本发明的实施例中，接口控制电路提供组合接口解决方案，且芯片可通过接口控制电路接收多种格式的信号。
7.为了使本公开的以上特征和优点更好理解，如下参考附图详细地描述几个实施例。
附图说明
8.包含附图以提供对本公开内容的进一步理解，且附图并入本说明书中并构成本说明书的一部分。附图为本公开的实施例，并与描述一起用于解释本公开的原理。
9.图1为根据本公开的实施例的接口控制电路的框图；
10.图2a为根据本公开的实施例的接口控制电路的写入操作的波形曲线图；
11.图2b为根据本公开的实施例的接口控制电路的读取操作的波形曲线图；
12.图3为根据本公开的实施例的集成电路的框图。
13.附图标号说明
14.100、310：接口控制电路；
15.110：接口包装器；
16.120：逻辑电路；
17.130：多路复用器；
18.140：命令解码器；
19.150：输入输出缓冲器；
20.300：集成电路；
21.320：非易失性存储器；
22.ack：应答信号；
23.bp_addr：旁路地址信号；
24.bp_cmd：旁路命令信号；
25.bp_data：旁路数据信号；
26.cmd1：第一命令信号；
27.cmd2：第二命令信号；
28.cmd3：第三命令信号；
29.cod1、cod2：装置选择码；
30.cs1：存取控制信号；
31.csb、spi_csb：芯片选择信号；
32.dc1：已解码命令；
33.i2c_mode：模式选择信号；
34.i2c_read：i2c装置选择码；
35.i2c_sdo：i2c数据输出码；
36.lsc1：逻辑状态控制信号；
37.n_addr：地址；
38.n_cmd：命令；
39.n_data：数据；
40.n_dummy：虚拟；
41.nack：非应答信号；
42.rc：读取码；
43.rd/wt：读取或写入模式信号；
44.scl、spi_sck：时钟信号；
45.sda：双向信号；
46.sdai、spi_sdi：数据输入信号；
47.sdob、spi_sdo：数据输出信号；
48.sg1：第一信号；
49.sg2：第二信号；
50.sp：i2c停止条件；
51.sp_add：地址信号；
52.sp_d：数据信号；
53.sp_st：状态信号；
54.tp1、tp2、tp3、tp4：时间区间；
55.tpe1、tpe2：时间点；
56.wc：写入码。
具体实施方式
57.请参考图1，其为根据本公开的实施例的接口控制电路的框图。接口控制电路100包含接口包装器110、逻辑电路120、多路复用器(mux)130以及命令解码器140。接口包装器110在第一接口中收发多个第一信号sg1。接口包装器110在第二接口中在第一信号sg1与多个第二信号sg2之间进一步执行转换操作，且根据第一信号sg1产生至少一个第一命令信号cmd1。在本实施例中，第一接口可为集成电路(i2c)接口，且第二接口可为串行外围接口(spi)。此外，第一信号sg1包含芯片选择信号csb、时钟信号scl、数据输入信号sdai以及数据输出信号sdob，其中芯片选择信号csb、时钟信号scl、数据输入信号sdai以及数据输出信号sdob全部都为i2c格式信号。在此，呈spi格式的双向信号sda可耦接到输入输出(input output,i/o)缓冲器150。可根据双向信号sda产生数据输入信号sdai，或可根据数据输出信号sdob获得双向信号sda。
58.接口包装器110进一步接收模式选择信号i2c_mode。如果模式选择信号i2c_mode为有效逻辑电平，那么接口包装器110执行转换操作以用于转换第一信号sg1从而产生呈spi格式的第二信号sg2。有效逻辑电平可为逻辑高电平或逻辑低电平。在此实施例中，第二信号sg2包含芯片选择信号spi_csb、时钟信号spi_sck、数据输入信号spi_sdi以及数据输出信号spi_sdo。芯片选择信号spi_csb、时钟信号spi_sck、数据输入信号spi_sdi以及数据输出信号spi_sdo全部都呈spi格式。
59.另一方面，如果模式选择信号i2c_mode为非有效逻辑电平，那么由接口包装器110接收到的第一信号sg1可呈spi格式，且接口包装器110可将第一信号sg1直接地输出为第二信号sg2。
60.在操作转换操作时，接口包装器110可通过时钟信号scl及数据输入信号sdai检测从地址。接口包装器110根据第一信号sg1的芯片选择信号csb检测i2c开始条件及i2c停止条件，以将第二信号sg2的芯片选择信号spi_csb转换成在两个不同逻辑电平之间转变。如果检测到i2c开始条件，那么接口包装器110使芯片选择信号spi_csb从逻辑高电平转变到逻辑低电平。如果检测到i2c停止条件，那么接口包装器110使芯片选择信号spi_csb从逻辑低电平转变到逻辑高电平。
61.接口包装器110在转换操作期间将呈i2c格式的时钟信号scl转换成呈spi格式的时钟信号spi_sck，并且在转换操作期间还将呈i2c格式的数据输入信号sdai转换成呈spi格式的数据输入信号spi_sdi。在一个实施例中，接口包装器110可直接输出时钟信号scl及数据输入信号sdai以分别产生时钟信号spi_sck及数据输入信号spi_sdi。
62.在转换操作期间的数据加载周期中，接口包装器110将呈spi格式的数据输出信号spi_sdo转换成呈i2c格式的数据输出信号sdob。
63.接口包装器110还根据双向信号sda识别i2c接收应答周期及i2c发送应答周期。接口包装器110将i2c接收应答周期转换成spi数据读取周期，且将i2c发送应答周期转换成spi数据加载周期。
64.接口包装器110还可通过时钟信号scl及数据输入信号sdai检测i2c测试模式序
列，且在检测到i2c测试模式序列时启用spi测试模式。接口包装器110可产生第一命令信号cmd1以包含所检测到的i2c测试模式序列，且第一命令信号cmd1还可包含具有读取模式的i2c装置选择码、具有写入模式的i2c装置选择码、i2c应答以及i2c模式选择信号。
65.逻辑电路120耦接到接口包装器110、命令解码器130以及mux 130，接收芯片选择信号spi_csb、时钟信号spi_sck以及数据输入信号spi_sdi，且输出数据输出信号spi_sdo。此外，逻辑电路120从命令解码器140接收已解码命令dc1。逻辑电路120可根据第二信号sg2及已解码命令dc1产生第二命令信号cmd2。其中，已解码命令dc1可包含多个命令n_cmd、多个地址n_addr、多个虚拟n_dummy、多个数据n_data以及读取或写入模式信号rd/wt。
66.逻辑电路120根据已解码命令dc1进一步产生存取控制信号cs1。存取控制信号cs1包含状态信号sp_st、地址信号sp_add以及数据信号sp_d，其中状态信号sp_st、地址信号sp_add以及数据信号sp_d全部都呈spi格式。
67.存取控制信号cs1可提供到具有spi的装置，且存取控制信号cs1可用于与所述装置通信。所述装置可以是存储器电路，其安置在与接口控制电路100相同的芯片上。
68.mux 130接收第一命令信号cmd1及第二命令cmd2。mux 130根据第一命令信号cmd1及第二命令信号cmd2产生第三命令信号cmd3，且根据第一命令信号cmd1进一步产生逻辑状态控制信号lsc1。在此实施例中，逻辑状态控制信号lsc1包含旁路命令信号bp_cmd、旁路地址信号bp_addr以及旁路数据信号bp_data中的一个。
69.关于mux 130的细节操作，基于第一命令信号cmd1，mux 130可将具有读取模式的i2c装置选择码转换成spi读取命令。mux 130还可将具有写入模式的i2c装置选择码转换成spi写入命令。另一方面，mux 130可根据第一命令信号cmd1产生旁路命令信号bp_cmd、旁路地址信号bp_addr或旁路数据信号bp_data。在用于第一信号sg1的i2c操作的spi逻辑中，旁路命令信号bp_cmd、旁路地址信号bp_addr以及旁路数据信号bp_data用于跳过一或多个命令周期、一或多个地址周期以及一或多个数据周期。
70.命令解码器140接收逻辑状态控制信号lsc1及第三命令信号cmd3，且根据逻辑状态控制信号lsc1及第三命令信号cmd3产生已解码命令dc1。
71.在此实施例中，接口包装器110、逻辑电路120、mux 130以及命令解码器140全部都可由逻辑电路组件构造。逻辑电路120可为具有计数器的状态机。
72.参考图2a，其为根据本公开的实施例的接口控制电路的写入操作的波形曲线图。请共同参考图1和图2a，在时间区间tp1期间，双向信号sda设定为输入信号且传输装置选择码cod1及写入码wc，其中装置选择码cod1可以是逻辑值1,0,1,0,x,x,x，且写入码wc为逻辑值0。接口包装器110根据时钟信号scl通过双向信号sda接收装置选择码cod1及写入码wc。在接收到装置选择码cod1之后，接口包装器110可检测i2c开始条件，且将芯片选择信号spi_csb转换成从逻辑高电平转变到逻辑低电平。随后，可响应于i2c模式下的写入码wc产生i2c数据输出码i2c_sdo上的低脉冲。如此，可在双向信号sda上产生具有逻辑低电平的应答信号ack。
73.在此，接口包装器110可根据应答信号ack识别i2c发送应答周期，且将i2c发送应答周期转换成spi数据加载周期。
74.另外，在接收到具有逻辑低电平的写入码wc之后，可将i2c装置选择码i2c_read拉到逻辑低电平。i2c装置选择码i2c_read可用于指示i2c接口的存取操作是设定为写入模式
还是读取模式。在此实施例中，当i2c接口设定为写入模式时，i2c装置选择码i2c_read处于逻辑低电平，且当i2c接口设定为读取模式时，i2c装置选择码i2c_read处于逻辑高电平。i2c装置选择码i2c_read可包含于如图1中所示的第一命令cmd1中。i2c装置选择码i2c_read可通过接口包装器110产生，且传输到mux 130。
75.在时间区间tp2期间，接口包装器110将时钟信号scl转换成时钟信号spi_sck。在时间区间tp2期间，双向信号sda也设定为输入信号，且接口包装器110可根据时钟信号scl接收写入数据，并将双向信号sda转换成数据输入信号spi_sdi。在此实施例中，在时间区间tp2期间，时钟信号scl及时钟信号spi_sck的波形可相同，且双向信号sda及数据输入信号spi_sdi的波形可相同。
76.时间区间tp2可取决于写入数据的数目而执行一次或几次。在此实施例中，可在一个时间区间tp2期间写入具有8位的写入数据。
77.如果写入操作已经完成，那么i2c停止条件sp可在时间点tpe1之后产生。接口包装器可检测i2c停止条件sp且将芯片选择信号spi_csb转换成从逻辑低电平转变到逻辑高电平。
78.此处应注意，在此实施例中，芯片选择信号spi_csb为逻辑低使能信号。也就是说，如果芯片选择信号spi_csb处于逻辑低电平，那么逻辑电路120的操作可激活，且如果芯片选择信号spi_csb处于逻辑高电平，那么逻辑电路120的操作可停止。此外，在另一实施例中，芯片选择信号spi_csb还可限定为高使能信号。如此，当芯片选择信号spi_csb处于逻辑高电平时逻辑电路120的操作可激活，且当芯片选择信号spi_csb处于逻辑低电平时逻辑电路120的操作可停止。
79.参考图2b，其为根据本公开的实施例的接口控制电路的读取操作的波形曲线图。请共同参考图1和图2b，在时间区间tp3期间，双向信号sda被设定为输入信号且传输装置选择码cod2及读取码rc，其中装置选择码cod2可以是逻辑值1,0,1,0,x,x,x，且读取码rc为逻辑值1。接口包装器110根据时钟信号scl通过双向信号sda接收装置选择码cod2及读取码rc。在接收到装置选择码cod2之后，接口包装器110可检测i2c开始条件，且将芯片选择信号spi_csb转换成从逻辑高电平转变到逻辑低电平。随后，可响应于写入码wc将i2c数据输出码i2c_sdo拉到逻辑低电平。如此，可在双向信号sda上产生具有逻辑低电平的应答信号ack。在此，由于接收到读取码rc，所以i2c数据输出码i2c_sdo可保持在逻辑低电平。
80.在此，接口包装器110可根据应答信号ack识别i2c接收应答周期，且将i2c接收应答周期转换成spi数据读取周期。
81.另外，在接收到具有逻辑高电平的读取码rc之后，i2c装置选择码i2c_read可保持在逻辑高电平以指示i2c接口的存取操作被设定为读取模式。
82.在时间区间tp4期间，接口包装器110将时钟信号scl转换成时钟信号spi_sck。在时间区间tp4期间，双向信号sda还被设定为输出信号，且接口包装器110可根据时钟信号spi_sck从数据输入信号spi_sdo接收读出数据，并将双向信号sda转换成数据输出信号spi_sdo。在此实施例中，在时间区间tp4期间，时钟信号scl及时钟信号spi_sck的波形可相同，且双向信号sda及数据输出信号spi_sdo的波形可相同。
83.时间区间tp4可取决于读出数据的数目而执行一次或几次。在此实施例中，可在一个时间区间tp4期间读取具有8位的读出数据。
84.在时间区间tp5期间，从双向信号sda接收到具有逻辑高电平的非应答信号nack。在时间点tpe2之后，可检测到i2c停止条件sp。相应地，接口包装器将芯片选择信号spi_csb转换成从逻辑低电平转变到逻辑高电平，从而完成读取操作。
85.请参考图3，其为根据本公开的实施例的集成电路的框图。集成电路300包含接口控制电路310及非易失性存储器320。接口控制电路310耦接到非易失性存储器320。接口控制电路310可接收第一信号sg1。第一信号sg1可以呈spi格式或呈i2c格式。在此实施例中，集成电路300还具有模式选择位。模式选择位可用于设置模式选择信号i2c_mode，且模式选择信号i2c_mode可用于设置接口控制电路310的操作模式。模式选择位可以通过电子保险丝或本领域技术人员熟知的任何其它可编程非易失性存储器提供。还可通过i2c测试模式设置模式选择位以将集成电路300配置为spi模式，且可提高测试操作的速度。
86.当接口控制电路310接收呈i2c格式的第一信号sg1时，接口控制电路310可转换第一信号sg1以产生存取控制信号cs1以用于存取非易失性存储器320。在上述实施例中已描述细节操作，且这里不再重复描述。
87.另外，非易失性存储器320可以是电可擦除可编程只读存储器(eeprom)、闪速存储器或本领域技术人员已知的任何其它非易失性存储器。
88.综上所述，本公开提供可将呈i2c格式的信号转换成spi格式的接口控制电路。如此，spi及i2c格式信号两个都可在集成电路中使用，且单芯片中的i2c接口及spi组合设计可得以实现。
89.所属领域的技术人员将显而易见的是，在不脱离本发明的范围或精神的情况下，可以对本发明的结构进行各种修改和变化。鉴于前文，希望本发明涵盖对本发明的修改和变化，条件是所述修改和变化处于所附权利要求及其等效物的范围内。

技术特征：
1.一种接口控制电路，包括：接口包装器，在第一接口中收发多个第一信号，在第二接口中将所述第一信号转换成多个第二信号，以及根据所述第一信号产生至少一个第一命令信号；逻辑电路，耦接到所述接口包装器，以及接收所述第二信号，根据所述第二信号产生第二命令信号；多路复用器，耦接到所述接口包装器及所述逻辑电路，接收所述第一命令信号及所述第二命令信号，以及根据所述第一命令信号及所述第二命令信号产生第三命令信号；以及命令解码器，耦接到所述多路复用器及所述逻辑电路，接收所述第三命令信号且根据所述第三命令信号产生已解码命令。2.根据权利要求1所述的接口控制电路，其中所述第一接口为集成电路接口，且所述第二接口为串行外围接口。3.根据权利要求2所述的接口控制电路，其中所述接口包装器根据所述第一信号检测集成电路开始条件及集成电路停止条件，以将所述第二信号的芯片选择信号转换成在两个不同逻辑电平之间转变。4.根据权利要求2所述的接口控制电路，其中所述接口包装器基于所述第一信号将集成电路接收应答周期转换成串行外围接口数据读取周期，且将集成电路发送应答周期转换成串行外围接口数据加载周期。5.根据权利要求2所述的接口控制电路，其中所述接口包装器基于所述第一信号通过检测集成电路测试模式序列来启用串行外围接口测试模式。6.根据权利要求1所述的接口控制电路，其中所述多路复用器根据所述第一命令信号产生逻辑状态控制信号，其中所述逻辑状态控制信号为旁路命令信号、旁路地址信号以及旁路数据信号中的一个。7.根据权利要求6所述的接口控制电路，其中所述命令解码器配置成：根据所述旁路命令信号产生已解码命令以在串行外围接口逻辑操作中跳过命令周期；根据所述旁路地址信号产生已解码命令以在所述串行外围接口逻辑操作中跳过地址周期；或根据所述旁路数据信号产生已解码命令以在所述串行外围接口逻辑操作中跳过数据周期。8.根据权利要求2所述的接口控制电路，其中所述多路复用器基于第一命令信号将具有读取模式的集成电路总线装置选择码转换成串行外围接口读取命令。9.根据权利要求2所述的接口控制电路，其中所述多路复用器基于第一命令信号将具有写入模式的集成电路总线装置选择码转换成串行外围接口写入命令。10.根据权利要求2所述的接口控制电路，其中所述逻辑电路为有限状态机且根据已解码命令进一步产生存取控制信号。11.一种集成电路，包括：非易失性存储器；以及如权利要求1所述的接口控制电路，其中所述接口控制电路耦接到所述非易失性存储器，以及转换所述第一信号以产生多个存取控制信号以用于存取所述非易失性存储器。
12.根据权利要求11所述的集成电路，其中所述第一接口为集成电路总线接口，且所述第二接口为串行外围接口，其中所述逻辑电路耦接到所述非易失性存储器，以及所述逻辑电路为有限状态机且根据已解码命令进一步产生存取控制信号以用于存取所述非易失性存储器。13.根据权利要求11所述的集成电路，还包括模式选择位，其中所述模式选择位通过集成电路总线测试模式设置以将所述集成电路配置成串行外围接口模式。

技术总结
本发明有关于一种集成电路及其接口控制电路。其中，接口控制电路包含接口包装器、逻辑电路、多路复用器以及命令解码器。接口包装器在第一接口中收发多个第一信号，在第二接口中将第一信号转换成多个第二信号，且根据第一信号产生至少一个第一命令信号。逻辑电路接收第二信号，且根据第二信号产生第二命令信号。多路复用器接收第一命令信号及第二命令信号，且根据第一命令信号及第二命令信号产生第三命令信号。命令解码器接收第三命令信号，且根据第三命令信号产生已解码命令。第三命令信号产生已解码命令。第三命令信号产生已解码命令。


技术研发人员：黄平 林纪舜
受保护的技术使用者：华邦电子股份有限公司
技术研发日：2021.06.16
技术公布日：2022/3/8