一种接口、数据处理方法、装置及网络设备与流程

一种接口、数据处理方法、装置及网络设备
1.本技术要求于2020年8月17日提交中国国家知识产权局、申请号为202010827823.7、申请名称为“接口、计算设备及网络系统”的中国专利申请的优先权，其全部内容通过引用结合在本技术中。
技术领域
2.本技术涉及通信技术领域，特别是涉及一种接口、数据处理方法、装置及网络设备。


背景技术：

3.由于介质无关接口(英文：media independent interface，简称：mii)不受phy采用的信号传递介质的影响，所以，为了满足一种介质访问控制(英文：media access control，简称：mac)芯片适配多种不同介质类型的物理层(英文：physical layer，简称：phy) 芯片的需求，通常采用mii进行mac芯片与phy芯片之间的通信，但是目前的mii实现的效果不好，无法满足实际需求。


技术实现要素：

4.基于此，本技术实施例提供了一种接口、数据处理方法、装置及网络设备，满足mac 芯片和phy芯片之间更高的通信需求。
5.本技术实施例中的接口，可以是集成在发送侧设备和接收侧设备内的一对接口模块，或者，也可以是连接在发送侧设备和接收侧设备之间的独立芯片。
6.第一方面，本技术实施例提供了一种接口，该接口至少可以包括：编码单元、分配单元和开销帧控制单元。其中，开销帧控制单元，用于基于从介质访问控制mac芯片中对应的多个mac模块接收的数据码流，生成第一开销帧；编码单元，用于将所述数据码流编码为对应的数据码块；分配单元，用于根据所述第一开销帧，将所述数据码块分配到对应的时隙，生成第一码块流，所述第一码块流包括所述第一开销帧和多个数据码块。这样，利用时隙和mac模块之间的关系生成的第一码块流，通过每个方向对应的一条物理通道到达phy芯片时，phy芯片对应的接口按照该第一码块流中的第一开销帧确定各个时隙中的数据码块对应的phy模块，从而将码块流中的各数据码块分配到phy芯片中的多个 phy模块，不仅无需占用大量的芯片管脚和电路板面积，而且解决了现有的串行化mii 无法兼容多种不同速率以及无法实现多个phy模块和多个mac模块共享的问题，实现了 phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
7.在一些实现方式中，第一开销帧包括一个时隙周期内各个时隙对应的mac模块的速率和mac模块的标识。那么，该分配单元，具体用于：根据所述第一开销帧中携带的各个时隙对应的mac模块的标识，将每个mac模块对应的数据码块填充到该mac模块的标识对应的时隙；根据填充完成的多个数据码块和所述第一开销帧，生成所述第一码块流。如此，按照各个时隙中的指示有序填充得到待发送的码块流，为码块流有序传输以及后续被有序接收
和分配提供了数据基础。
8.在一些实现方式中，当第一时隙对应第一mac模块和第二mac模块时，第一开销帧还包括第一指示信息，该第一指示信息用于指示第一时隙被多个mac模块复用。
9.作为一个示例，第一开销帧还可以包括扩展开销块，该扩展开销块中包括第一时隙的标识、第一mac模块的速率、第一mac模块的标识、第二mac模块的速率和第二mac 模块的标识。这样，确保在不同的时隙周期被多个mac模块复用的时隙，能够有序且准确的插入对应的数据码块，为该接口的通信效率的通信质量提供了保障。
10.作为另一个示例，该第一开销帧中所述第一时隙对应的字段，在第一时隙周期内携带第一mac模块的速率和第一mac模块的标识，在第二时隙周期内携带第二mac模块的速率和第二mac模块的标识，在第三时隙周期内携带第一mac模块的速率和第一mac 模块的标识，在第四时隙周期内携带第二mac模块的速率和第二mac模块的标识，其中，第一时隙周期和第二时隙周期相邻，第二时隙周期和第三时隙周期相邻，第三时隙周期和第四时隙周期相邻。这样，通过多个不同时隙周期对应的开销帧中携带不同的指示信息，确保在不同的时隙周期被多个mac模块复用的时隙，能够有序且准确的插入对应的数据码块，为该接口的通信效率的通信质量提供了保障。
11.第二方面，本技术实施例还提供了一种接口，该接口可以包括分配单元，其中，该分配单元，用于根据第一码块流中的第一开销帧，将第一码块流中的数据码块分配到对应的介质访问控制mac模块，所述第一码块流为所述接口从物理层phy芯片接收的。这样，利用时隙和mac模块之间的关系，可以对从phy芯片接收的码块流准确的分配到对应的 mac模块上，实现了phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
12.其中，每个mac模块对应的数据码块在所述第一码块流中的填充频率根据该mac 模块的速率和每个时隙对应的等效带宽确定。例如，每个时隙填充的数据码块的速率为 2.5gb/s，mac模块1的速率为1.25gb/s，那么，每2个时隙周期的一个时隙中填充mac 模块1。
13.第三方面，本技术实施例还提供了一种接口，该接口可以包括：编码单元、分配单元和开销帧控制单元。其中，开销帧控制单元，用于基于从物理层phy芯片中对应的多个 phy模块接收的数据码流，生成第一开销帧；编码单元，用于将所述数据码流编码为对应的数据码块；分配单元，用于根据所述第一开销帧，将所述数据码块分配到对应的时隙，生成第一码块流，所述第一码块流包括所述第一开销帧和多个数据码块。这样，利用时隙和phy模块之间的关系生成的第一码块流，通过每个方向对应的一条物理通道到达mac 芯片时，mac芯片对应的接口按照该第一码块流中的第一开销帧确定各个时隙中的数据码块对应的mac模块，从而将码块流中的各数据码块分配到mac芯片中的多个mac模块，不仅无需占用大量的芯片管脚和电路板面积，而且解决了现有的串行化mii无法兼容多种不同速率以及无法实现多个phy模块和多个mac模块共享的问题，实现了phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
14.在一些实现方式中，第一开销帧可以包括一个时隙周期内各个时隙对应的phy模块的速率和phy模块的标识。那么，分配单元，具体用于：根据所述第一开销帧中携带的各个时隙对应的phy模块的标识，将每个phy模块对应的数据码块填充到该phy模块的标识对应的时隙；根据填充完成的多个数据码块和所述第一开销帧，生成所述第一码块流。如此，按照各个时隙中的指示有序填充得到待发送的码块流，为码块流有序传输以及后续被有序接
收和分配提供了数据基础。
15.其中，该接口支持的总带宽可以等于phy芯片的总带宽。
16.第四方面，本技术实施例还提供了一种接口，该接口可以包括分配单元。该分配单元，用于根据第一码块流中的第一开销帧，将所述第一码块流中的数据码块分配到第一物理层 phy芯片对应的phy模块，所述第一码块流为所述接口从介质访问控制mac芯片接收到的。这样，利用时隙和phy模块之间的关系，可以对从mac芯片接收的码块流准确的分配到对应的phy模块上，实现了phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
17.在一些实现方式中，如果第一phy芯片还包括第一扩展的接口，该第一扩展的接口，用于和第二phy芯片的第二扩展的接口通信，第二phy芯片包括多个phy模块。那么，该分配单元，具体用于：按照所述第一码块流中的第一开销帧，将所述第一码块流中的部分数据码块分配到所述第一phy芯片对应的phy模块；按照所述第一码块流中的第一开销帧，将所述第一码块流中的另一部分数据码块通过所述第一扩展的接口和所述第二扩展的接口，分配到所述第二phy芯片对应的phy模块。其中，该接口支持的总带宽可以等于第一phy芯片的总带宽和第二phy芯片的总带宽之和。
18.对于上述第一方面至第四方面任意一种实现方式，第一开销帧所包括的开销块个数可以根据第一码块流的一个时隙周期包括的时隙个数确定。该第一开销帧还可以包括下述信息中的任意一个或多个：第二指示信息，所述第二指示信息用于表征所述第一开销帧；时隙状态标识reset信息，所述reset信息用于表征所述时隙状态为默认状态或协商状态；链路故障告警rpf指示位和lpf指示位。其中，第二指示信息包括下述信息中的一个或多个：同步头sh字段、0x4b字段和0x5字段，其中，sh字段的取值为10。此外，该第一开销帧还可以包括下述信息中的一个或多个：循环冗余码校验crc信息、所述接口支持的总带宽和保留字段。
19.第五方面，本技术实施例还提供了一种接口，该接口可以包括：编码单元、分配单元和开销帧控制单元。其中，开销帧控制单元，用于生成第一开销帧；编码单元，用于将所述数据码流编码为对应的数据码块；分配单元，用于根据配置信息，将所述数据码块分配到对应的时隙，生成第一码块流，所述配置信息用于指示介质访问控制mac芯片中的mac 模块和时隙的对应关系，所述第一码块流包括所述第一开销帧和多个数据码块，所述第一开销帧用于指示所述第一码块流的起始位置。这样，将时隙和mac模块之间的关系以配置信息的形式保存在接口中，通过每个方向对应的一条物理通道到达phy芯片时，phy 芯片对应的接口按照该第一码块流中的第一开销帧确定确定码块流的开始位置，并基于本地保存的配置信息确定各个时隙中的数据码块对应的phy模块，从而将码块流中的各数据码块分配到发送侧设备的phy芯片中的多个phy模块，不仅无需占用大量的芯片管脚和电路板面积，而且解决了现有的串行化mii无法兼容多种不同速率以及无法实现多个 phy模块和多个mac模块共享的问题，实现了phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
20.第六方面，本技术实施例还提供了一种接口，其特征在于，所述接口包括分配单元，该分配单元，用于根据第一开销帧，确定第一码块流中的数据码块的位置，并根据配置信息，将所述第一码块流中的数据码块分配到介质访问控制mac芯片对应的mac模块，所述mac芯片中保存所述配置信息，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系，所述第一码块流为所述接口从物理层phy芯片接收的。这样，将时隙和mac模块之
间的关系以配置信息的形式保存在接口中，通过每个方向对应的一条物理通道到达mac芯片时，mac芯片对应的接口按照该第一码块流中的第一开销帧确定确定码块流的开始位置，并基于本地保存的配置信息确定各个时隙中的数据码块对应的 mac模块，从而将码块流中的各数据码块分配到发送侧设备的mac芯片中的多个mac 模块，实现了phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
21.第七方面，本技术实施例还提供了一种接口，该接口可以包括：编码单元、分配单元和开销帧控制单元。其中，开销帧控制单元，用于生成第一开销帧；编码单元，用于将所述数据码流编码为对应的数据码块；分配单元，用于根据配置信息，将所述数据码块分配到对应的时隙，生成第一码块流，所述配置信息用于指示物理层phy芯片中的phy模块和时隙的对应关系，所述第一码块流包括所述第一开销帧和多个数据码块，所述第一开销帧用于指示所述第一码块流的起始位置。这样，将时隙和phy模块之间的关系以配置信息的形式保存在接口中，通过每个方向对应的一条物理通道到达mac芯片时，mac芯片对应的接口按照该第一码块流中的第一开销帧确定确定码块流的开始位置，并基于本地保存的配置信息确定各个时隙中的数据码块对应的mac模块，从而将码块流中的各数据码块分配到发送侧设备的mac芯片中的多个mac模块，不仅无需占用大量的芯片管脚和电路板面积，而且解决了现有的串行化mii无法兼容多种不同速率以及无法实现多个phy 模块和多个mac模块共享的问题，实现了phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
22.第八方面，本技术实施例还提供了一种接口，该接口可以包括分配单元。该分配单元，用于根据第一开销帧，确定第一码块流中的数据码块的位置，并根据配置信息，将所述第一码块流中的数据码块分配到物理层phy芯片对应的phy模块，所述phy芯片中保存所述配置信息，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系，所述第一码块流为所述接口从介质访问控制mac芯片接收的。这样，将时隙和phy模块之间的关系以配置信息的形式保存在接口中，通过每个方向对应的一条物理通道到达phy 芯片时，phy芯片对应的接口按照该第一码块流中的第一开销帧确定确定码块流的开始位置，并基于本地保存的配置信息确定各个时隙中的数据码块对应的phy模块，从而将码块流中的各数据码块分配到发送侧设备的phy芯片中的多个phy模块，实现了phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
23.对于上述第五方面至第八方面任意一种实现方式，mac芯片中的mac模块可以和 phy芯片中的phy模块一一对应。第一开销帧可以包括用于表征该帧为开销帧的指示信息，该指示信息可以为下述信息中的一个或多个：同步头sh字段、0x4b字段和0x5字段，其中，sh字段的取值为10。
24.对于上述第一方面至第八方面任意一种实现方式，mac芯片中所有mac模块的速率之和小于或等于所述接口支持的总带宽。其中，mac芯片中包括的mac模块的数量可以大于或等于phy芯片中包括的phy模块的数量，也可以小于phy芯片中包括的phy 模块的数量。
25.对于上述第一方面至第八方面任意一种实现方式，码块流的一个时隙周期包括的时隙个数为所述接口连接的物理层phy芯片包括的phy模块的个数的正整数倍。每个时隙对应的等效带宽为所述接口支持的总带宽除以码块流一个时隙周期所包括的时隙个数。
26.对于上述第一方面至第八方面任意一种实现方式，当所述接口支持的总带宽小于40 千兆比特/秒时，所述接口中的编码单元按照ieee 802.3中第49条的方式进行64b/66b
编码。当所述接口支持的总带宽大于或等于40千兆比特/秒时，所述接口中的编码单元按照 ieee 802.3中第82条的方式进行64b/66b编码。
27.第九方面，本技术实施例提供了一种数据处理方法，接口连接介质访问控制mac芯片，所述mac芯片包括第一mac模块和第二mac模块，该方法例如可以包括：根据来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。
28.在一些实现方式中，该方法还可以包括：采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；将所述第一处理结果发送给第一物理层phy芯片。
29.作为一个示例，该方法还可以包括：从所述第一phy芯片接收第二处理结果；采用所述serdes对所述第二处理结果进行解串行处理，获得的第二码块流；根据所述第二码块流中的第二开销帧，将所述第二码块流中的数据码块分配到所述mac芯片对应的多个 mac模块。
30.在另一些实现方式中，方法还可以包括：采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获得第三处理结果；将所述第三处理结果发送给第一物理层phy芯片。
31.在一些实现方式中，mac芯片还包括多个端口，多个端口中的每个端口通过对应的适配子层rs和对应的mac模块进行通信，该方法还可以包括：采用rs将对应的mac 模块发送的mac帧流处理为数据码流；或者，采用rs将所述接口接收的数据码流处理为mac帧流发送给对应的mac模块。
32.需要说明的是，第九方面提供的方法，对应于第一方面提供的接口，故第九方面提供的方法的各种可能的实现方式以及达到的技术效果，可以参照前述第一方面提供的接口的介绍。
33.第十方面，本技术实施例还提供了另一种数据处理方法，接口连接第一物理层phy 模块和第二phy模块，该方法可以包括：根据来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。
34.在一些实现方式中，该方法还可以包括：采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；将所述第一处理结果发送给介质访问控制mac芯片。
35.作为一个示例，方法还包括：从所述mac芯片接收第二处理结果；采用所述serdes 对所述第二处理结果进行解串行处理，获得的第二码块流，所述第二码块流包括第二开销
帧、第三数据码块和第四数据码块；根据所述第二开销帧，将所述第三数据码块和所述第四数据码块分别分配到所述第一phy模块和第二phy模块。
36.在一些实现方式中，该方法还可以包括：采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获得第三处理结果；将所述第三处理结果发送给介质访问控制mac芯片。
37.在一些实现方式中，第一phy模块和第二phy模块属于第一phy芯片；或者，所述第一phy模块属于第一phy芯片，所述第二phy模块属于第二phy芯片，所述第一 phy芯片和所述第二phy芯片通过扩展的接口连接。
38.需要说明的是，第十方面提供的方法，对应于第三方面提供的接口，故第十方面提供的方法的各种可能的实现方式以及达到的技术效果，可以参照前述第三方面提供的接口的介绍。
39.第十一方面，本技术实施例还提供了一种数据处理方法，接口连接介质访问控制mac 芯片，所述mac芯片包括第一mac模块和第二mac模块，该方法包括：生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；对来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。
40.需要说明的是，第十一方面提供的方法，对应于第五方面提供的接口，故第十一方面提供的方法的各种可能的实现方式以及达到的技术效果，可以参照前述第五方面提供的接口的介绍。
41.第十二方面，本技术实施例提供了一种数据处理方法，接口连接介质访问控制mac 芯片，所述mac芯片包括第一mac模块和第二mac模块，该方法包括：从物理层phy 芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一mac模块和所述第二mac模块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。
42.需要说明的是，第十二方面提供的方法，对应于第六方面提供的接口，故第十二方面提供的方法的各种可能的实现方式以及达到的技术效果，可以参照前述第六方面提供的接口的介绍。
43.第十三方面，本技术实施例还提供了一种数据处理方法，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，该方法包括：生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；对来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述phy
芯片中的phy模块和时隙的对应关系。
44.需要说明的是，第十三方面提供的方法，对应于第七方面提供的接口，故第十三方面提供的方法的各种可能的实现方式以及达到的技术效果，可以参照前述第七方面提供的接口的介绍。
45.第十四方面，本技术实施例还提供了一种数据处理方法，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，所述方法包括：从介质访问控制mac 芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一phy模块和所述第二phy模块，所述配置信息用于指示所述 phy芯片中的phy模块和时隙的对应关系。
46.需要说明的是，第十四方面提供的方法，对应于第八方面提供的接口，故第十四方面提供的方法的各种可能的实现方式以及达到的技术效果，可以参照前述第八方面提供的接口的介绍。
47.对于第十一方面到第十四方面中任意一种实现方式中，通过接口连接的mac芯片和 phy芯片中，mac模块和phy模块可以是一一对应的。第一开销帧包括用于表征该帧为开销帧的指示信息，该指示信息可以为下述信息中的一个或多个：同步头sh字段、0x4b 字段和0x5字段，其中，sh字段的取值为10。
48.第十五方面，本技术实施例还提供了一种数据处理装置，所述数据处理装置位于接口处或与灵活接口通信，所述接口连接介质访问控制mac芯片，所述mac芯片包括第一 mac模块和第二mac模块。该装置可以包括：第一生成单元、编码单元和第二生成单元。其中，第一生成单元，用于根据来自所述第一mac模块的第一数据码流和来自所述第二 mac模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；编码单元，用于对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。
49.在一些实现方式中，该装置还可以包括串行化单元和发送单元。其中，串行化单元，用于采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；发送单元，用于将所述第一处理结果发送给第一物理层phy芯片。
50.作为一个示例，该装置还可以包括：接收单元、解串行单元和分配单元。其中，接收单元，用于从所述第一phy芯片接收第二处理结果；解串行单元，用于采用所述serdes 对所述第二处理结果进行解串行处理，获得的第二码块流；分配单元，用于根据所述第二码块流中的第二开销帧，将所述第二码块流中的数据码块分配到所述mac芯片对应的多个mac模块。
51.在一些实现方式中，该装置还可以包括扰码单元、串行化单元和发送单元。其中，扰码单元，用于采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；串行化单元，用于采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获
得第三处理结果；发送单元，用于将所述第三处理结果发送给第一物理层phy芯片。
52.在一些实现方式中，mac芯片还包括多个端口，多个端口中的每个端口通过对应的适配子层rs和对应的mac模块进行通信，该装置还可以包括处理单元。该处理单元，用于采用rs将对应的mac模块发送的mac帧流处理为数据码流；或者，该处理单元，用于采用rs将所述接口接收的数据码流处理为mac帧流发送给对应的mac模块。
53.需要说明的是，第十五方面提供的装置，对应于第一方面提供的接口以及第九方面提供的方法，故第十五方面提供的装置的各种可能的实现方式以及达到的技术效果，可以参照前述第一方面、第九方面的相关介绍。
54.第十六方面，本技术实施例还提供了一种数据处理装置，所述数据处理装置位于接口处或与灵活接口通信，所述接口连接第一物理层phy模块和第二phy模块，该装置包括：第一生成单元、编码单元和第二生成单元。其中，第一生成单元，用于根据来自所述第一 phy模块的第一数据码流和来自所述第二phy模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；编码单元，用于对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。
55.在一些实现方式中，该装置还可以包括串行化单元和发送单元。其中，串行化单元，用于采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；发送单元，用于将所述第一处理结果发送给介质访问控制mac芯片。
56.作为一个示例，该装置还可以包括：接收单元、解串行单元和分配单元。其中，接收单元，用于从所述mac芯片接收第二处理结果；解串行单元，用于采用所述serdes对所述第二处理结果进行解串行处理，获得的第二码块流，所述第二码块流包括第二开销帧、第三数据码块和第四数据码块；分配单元，用于根据所述第二开销帧，将所述第三数据码块和所述第四数据码块分别分配到所述第一phy模块和第二phy模块。
57.在一些实现方式中，该装置还可以包括扰码单元、串行化单元和发送单元。其中，扰码单元，用于采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；串行化单元，用于采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获得第三处理结果；发送单元，用于将所述第三处理结果发送给介质访问控制mac芯片。
58.在一些实现方式中，第一phy模块和第二phy模块可以属于第一phy芯片；或者，第一phy模块属于第一phy芯片，第二phy模块属于第二phy芯片，第一phy芯片和第二phy芯片通过扩展的接口连接。
59.需要说明的是，第十六方面提供的装置，对应于第三方面提供的接口和第十方面提供的方法，故第十六方面提供的装置的各种可能的实现方式以及达到的技术效果，可以参照前述第三方面、第十方面的相关介绍。
60.第十七方面，本技术实施例还提供了一种数据处理装置，所述数据处理装置位于接口处或与灵活接口通信，所述接口连接介质访问控制mac芯片，所述mac芯片包括第一 mac模块和第二mac模块，该装置包括：第一生成单元、编码单元和第二生成单元。其中，第一生成单元，用于生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；编码单元，
用于对来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。
61.需要说明的是，第十七方面提供的装置，对应于第五方面提供的接口和第十一方面提供的方法，故第十七方面提供的装置的各种可能的实现方式以及达到的技术效果，可以参照前述第五方面和第十一方面的相关介绍。
62.第十八方面，本技术实施例还提供了一种数据处理装置，所述数据处理装置位于接口处或与灵活接口通信，所述接口连接介质访问控制mac芯片，所述mac芯片包括第一 mac模块和第二mac模块，所述装置包括：获取单元、确定单元和分配单元。其中，获取单元，用于从物理层phy芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；确定单元，用于根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；分配单元，用于根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一mac模块和所述第二mac模块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。
63.需要说明的是，第十八方面提供的装置，对应于第六方面提供的接口和第十二方面提供的方法，故第十八方面提供的装置的各种可能的实现方式以及达到的技术效果，可以参照前述第六方面和第十二方面的相关介绍。
64.第十九方面，本技术实施例还提供了一种数据处理装置，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，所述装置包括：第一生成单元、编码单元和第二生成单元。其中，第一生成单元，用于生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；编码单元，用于对来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。
65.需要说明的是，第十九方面提供的装置，对应于第七方面提供的接口和第十三方面提供的方法，故第十九方面提供的装置的各种可能的实现方式以及达到的技术效果，可以参照前述第七方面和第十三方面的相关介绍。
66.第二十方面，本技术实施例还提供了一种数据处理装置，所述数据处理装置位于接口处或与灵活接口通信，所述接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，所述装置包括：获取单元、确定单元和分配单元。其中，获取单元，用于从介质访问控制mac芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；确定单元，用于根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；分配单元，用于根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一 phy模块和所述第二
phy模块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。
67.需要说明的是，第二十方面提供的装置，对应于第八方面提供的接口和第十四方面提供的方法，故第二十方面提供的装置的各种可能的实现方式以及达到的技术效果，可以参照前述第八方面和第十四方面的相关介绍。
68.对于第十七方面到第二十方面中任意一种实现方式中，通过接口连接的mac芯片和 phy芯片中，mac模块和phy模块可以是一一对应的。第一开销帧可以包括用于表征该帧为开销帧的指示信息，该指示信息可以为下述信息中的一个或多个：同步头sh字段、 0x4b字段和0x5字段，其中，sh字段的取值为10。
69.第二十一方面，本技术实施例还提供了一种网络设备，该网络设备可以包括：处理器。其中，所述处理器与存储器通信，所述存储器包括计算机可读指令，所述处理器用于执行所述计算机可读指令，使得所述网络设备执行以上第九方面至第二十方面中任意一方面或任意一方面的任意一种可能的实现方式提供的方法。
70.第二十二方面，本技术实施例还提供了一种计算机可读存储介质，包括程序或指令，当其被处理器执行时实现以上第九方面至第二十方面中任意一方面或任意一方面的任意一种可能的实现方式提供的方法。
71.第二十三方面，本技术实施例还提供了一种计算机程序产品，其特征在于，包括计算机程序，所述计算机程序被处理器执行时实现以上第九方面至第二十方面中任意一方面或任意一方面的任意一种可能的实现方式提供的方法。
附图说明
72.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
73.图1为本技术实施例中一种接口的结构示意图；
74.图2a为本技术实施例中一种开销帧1的格式示意图；
75.图2b为本技术实施例中另一种开销帧1的格式示意图；
76.图3a为本技术实施例中一种码块流1的格式示意图；
77.图3b为本技术实施例中另一种码块流1的格式示意图；
78.图4为本技术实施例中一种开销帧2的格式示意图；
79.图5为本技术实施例中一种码块流2的格式示意图；
80.图6a为本技术实施例中一种码块流的格式示意图；
81.图6b为本技术实施例中另一种码块流的格式示意图；
82.图7为本技术实施例中一种数据处理方法100的流程示意图；
83.图8a为本技术实施例中一种第一开销帧的格式示意图；
84.图8b为本技术实施例中另一种第一开销帧的格式示意图；
85.图9为本技术实施例中一种第一码块流的格式示意图；
86.图10为本技术实施例中一种数据处理方法200的流程示意图；
87.图11为本技术实施例中一种数据处理方法300的流程示意图；
88.图12为本技术实施例中一种数据处理方法400的流程示意图；
89.图13a为本技术实施例中一种第一开销帧的格式示意图；
90.图13b为本技术实施例中另一种第一开销帧的格式示意图；
91.图13c为本技术实施例中又一种第一开销帧的格式示意图；
92.图13d为本技术实施例中再一种第一开销帧的格式示意图；
93.图14a为本技术实施例中一种第一开销帧的格式示意图；
94.图14b为本技术实施例中又一种第一开销帧的格式示意图；
95.图15为本技术实施例中phy芯片级联场景的结构示意图；
96.图16为本技术实施例中一种数据处理装置1600的结构示意图；
97.图17为本技术实施例中一种数据处理装置1700的结构示意图；
98.图18为本技术实施例中一种数据处理装置1800的结构示意图；
99.图19为本技术实施例中一种数据处理装置1900的结构示意图；
100.图20为本技术实施例中一种数据处理装置2000的结构示意图；
101.图21为本技术实施例中一种数据处理装置2100的结构示意图；
102.图22为本技术实施例中一种网络设备2200的结构示意图；
103.图23为本技术实施例中一种网络设备2300的结构示意图。
具体实施方式
104.目前的介质无关接口mii，是电气和电子工程学会(英文：institute of electrical andelectronic engineers，简称：ieee)802.3标准定义的位于介质访问控制mac芯片和物理层phy芯片之间的接口。
105.通常，mii可以对mac芯片和phy芯片之间传输的数据进行并行化处理以满足mac 芯片和phy芯片之间的通信需求，具体通过扩展两者之间的信号传递宽度实现并行化处理，例如：mii传输速率为100兆比特/秒(英文：mb/s)的信号时，需要分别占用mac 芯片和phy芯片8位的数据信号宽度；mii传输速率为1千兆比特/秒(英文：gb/s)的信号时，需要分别占用mac芯片和phy芯片16位的数据信号宽度；mii传输速率为10gb/s 的信号时，需要分别占用mac芯片和phy芯片64位的数据信号宽度。可见，通过高度并行化提高通信速率的方式，随着通信速率需求的不断提高，将大幅增加mii占用电路板的面积、并占用mac芯片的更多管脚和phy芯片的更多管脚。
106.此外，目前还通过串行化mii实现mac芯片和phy芯片之间的高速率通信，即，通过每个方向对应的一条物理通道对高速率信号进行传输，不需要提供随路时钟，mac芯片和phy芯片可以根据时钟和数据恢复(英文：clock and data recovery，简称：cdr)技术从数据信号的交换中获取时钟，按照8b/10b的格式传输数据信号。其中，一条物理通道例如可以通过一对差分线实现，也可以通过一条双心同轴电缆(英文：twin-axial cable) 实现。例如，串行化mii可以是串行千兆介质无关接口(英文：serial gigabit media independentinterface，简称：sgmii)。这样，串行化mii解决了并行化处理中占用较多mac芯片和 phy芯片的管脚的问题，无论实现多高速率的通信，对于mac芯片和phy芯片而言就仅需要分别提供两个管脚即可。但是，目前的串行化mii，在一个时刻仅支持mac芯片中的一个mac模块和phy芯片中的一个phy模块之间以一种速率进行的通信，无法提供支持多个mac模块和多个phy模块之间以不同的速率通信。而且，目前的串行化mii 能够支持的总带宽有限且支持的
速率均为标准以太接口速率，无法支持较大的速率或非标准以太接口速率的通信。
107.基于此，本技术实施例提供了一种能够被phy芯片中的多个phy模块和mac芯片中的多个mac模块共享的接口(也称为灵活接口(即flexible interface)，下文中以灵活接口进行描述)，利用时隙和phy模块之间的关系以及时隙和mac模块之间的关系，通过每个方向对应的一条物理通道实现phy芯片和mac芯片之间多种不同速率的数据码流传输，不仅无需占用大量的芯片管脚和电路板面积，而且解决了现有的串行化灵活接口无法兼容多种不同速率以及无法实现多个phy模块和多个mac模块共享的问题，实现了 phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果。
108.本技术实施例中的灵活接口，可以是集成在发送侧设备和接收侧设备内的一对接口模块，或者，也可以是连接在发送侧设备和接收侧设备之间的独立芯片。为了方便描述，下文中以灵活接口为集成在发送侧设备和接收侧设备内的一对接口模块为例进行描述。
109.第一种实现方式中，在发送侧设备，发送侧设备的mac芯片中的第一灵活接口生成指示各个mac模块对应的数据码块占用的时隙的开销帧，按照开销帧的指示在时隙周期中对应时隙的码块流中填充对应的数据码块，并将开销帧插入到码块流中发送给发送侧设备的phy芯片，这样，发送侧设备的phy芯片中的第二灵活接口即可按照码块流中的开销帧确定各个时隙中的数据码块对应的phy模块，从而将码块流中的各数据码块分配到 phy芯片中的多个phy模块。在接收侧设备，接收侧设备的phy芯片中的第三灵活接口生成指示各个phy模块对应的数据码块占用的时隙的开销帧，按照开销帧的指示在时隙周期中对应时隙的码块流中填充对应的数据码块，并将开销帧插入到码块流中发送给接收侧设备的mac芯片，这样，接收侧设备的mac芯片中的第四灵活接口即可按照码块流中的开销帧确定各个时隙中的数据码块对应的mac模块，从而将码块流中的各数据码块分配到mac芯片中的多个mac模块。其中，该实现方式中的开销帧也可以指示码块流对应时隙周期的开始位置。该实现方式中的相关概念参见下述第一个示例中相应的描述，该实现方式对应的数据处理方法参见下述方法100和方法200的相关描述。
110.第二种实现方式中，发送侧设备或接收侧设备上可以预先存储配置信息，比如可以将配置信息存储在发送侧设备或接收侧设备的mac芯片和phy芯片上。在一种实施例中，发送侧设备或接收侧设备也可以与预先存储有配置信息的设备或模块通信，从而获取预先存储的配置信息。mac芯片上的配置信息用于指示mac芯片中各mac模块和时隙的对应关系，phy芯片上的配置信息用于指示phy芯片中各phy模块和时隙的对应关系，通过配置信息可以将mac模块和phy模块进行一一对应。这样，发送侧设备的mac芯片中的第一灵活接口能够按照配置信息的指示在时隙周期中对应时隙的码块流中填充到对应的数据码块，并将用于指示码块流起始位置的开销帧插入到码块流中发送给发送侧设备的phy芯片，发送侧设备的phy芯片中的第二灵活接口即可按照码块流中的开销帧确定码块流的开始位置，并基于本地保存的配置信息确定各个时隙中的数据码块对应的phy 模块，从而将码块流中的各数据码块分配到发送侧设备的phy芯片中的多个phy模块。接收侧设备的phy芯片中的第三灵活接口能够按照配置信息的指示在时隙周期中对应时隙的码块流中填充到对应的数据码块，并将用于指示码块流起始位置的开销帧插入到码块流中发送给接收侧设备的mac芯片，接收侧设备的mac芯片中的第四灵活接口即可按照码块流中的开销帧确定码块流的开始位置，并基于本地保存的配置信息确定各个时隙中的数据码块对应的mac模块，从而将码块流
中的各数据码块分配到接收侧设备的mac 芯片中的多个mac模块。该实现方式中的相关概念参见下述第二个示例对应的描述，该实现方式对应的数据处理方法参见下述方法300和方法400的相关描述。
111.本技术实施例提供的灵活接口能够支持的总带宽，一种情况下，可以等于phy芯片的总带宽，即，等于phy芯片中所有phy模块的带宽之和；另一种情况下，也可以等于通过扩展的灵活接口级联的多个phy芯片的带宽之和。本技术实施例以第一种情况为例进行描述，关于多个phy芯片级联的场景，参见下述图15所示的实施例的相关说明。
112.需要说明的是，本技术实施例中灵活接口连接的mac芯片中所有mac模块的速率之和小于或等于该灵活接口支持的总带宽，例如，灵活接口支持的总带宽为10gb/s，则， mac芯片中所有mac模块的速率之和应该小于10gb/s。
113.图1为本技术实施例提供的灵活接口的结构示意图。参见图1，mac芯片10中包括灵活接口100以及mac模块1～mac模块n，phy芯片20包括灵活接口200以及phy 模块1～phy模块m，其中，n和m均为正整数，n等于m或n大于m或n小于m， mac模块的数量n也可能与rs的数量l不同或相同，比如n大于或小于l。下文中以 m等于n且n等于l为例进行描述，对于n大于m的情况，涉及到多个mac模块复用一个时隙的场景，参见图13a～13d以及图14a和图14b对应的描述。灵活接口100和灵活接口200之间通过2条物理通道300连接。
114.如果灵活接口100和灵活接口200属于发送侧网络设备，则，灵活接口100中包括开销帧控制单元110、编码单元120和分配单元130，其中，开销帧控制单元120用于生成开销帧，编码单元120用于对数据码流进行编码得到对应的数据码块，分配单元130用于按照开销帧或配置信息将数据码块分配到时隙周期中对应时隙的码块流中，生成码块流。此外，灵活接口100还可以包括串行解串器serdes 140，该serdes 140用于对码块流进行串行化处理。该灵活接口100还可以包括serdes 140和扰码处理单元150，扰码处理单元 150用于在串行化处理之前对码块流进行扰码，该扰码处理单元150的工作能够使得码块流中的数据码块更加随机化，数据均衡性更好。灵活接口100可以将生成的码块流发送到灵活接口200，此时，灵活接口200中的分配单元230可以用于按照配置信息或按照所接收的码块流中的开销帧确定各个时隙对应的数据码块应分配到的phy模块，从而将码块流中的各数据码块分配到phy芯片20中的phy模块中。该灵活接口200也可以包括开销帧控制单元210和编码单元220，还可以包括serdes 240和扰码处理单元250，其中，该serdes 240可以用于对接收到的处理结果进行解串行处理，扰码处理单元250可以用于对所接收到的码块流进行解扰码。
115.如果灵活接口100和灵活接口200属于接收侧网络设备，则，灵活接口200中包括开销帧控制单元210、编码单元220和分配单元230，其中，开销帧控制单元220用于生成开销帧，编码单元220用于对数据码流进行编码得到对应的数据码块，分配单元230用于按照开销帧或配置信息将数据码块分配到时隙周期中对应时隙的码块流中，生成码块流。此外，灵活接口200还可以包括串行解串器serdes 240，该serdes 240用于对码块流进行串行化处理。该灵活接口200还可以包括serdes 240和扰码处理单元250，扰码处理单元 250用于在串行化处理之前对码块流进行扰码，该扰码处理单元250的工作能够使得码块流中的数据码块更加随机化，数据均衡性更好。灵活接口200可以将生成的码块流发送到灵活接口100，此时，灵活接口100中的分配单元130可以用于按照配置信息或按照所接收的码块流中的开销帧确定各个时隙对应的数据码块应分配到的mac模块，从而将码块流中的各数据码块分
配到mac芯片10中的mac模块中。该灵活接口100也可以包括开销帧控制单元110和编码单元120，还可以包括serdes 140和扰码处理单元150，其中，该serdes 140可以用于对接收到的处理结果进行解串行处理，扰码处理单元150可以用于对所接收到的码块流进行解扰码。
116.对于在mac芯片10和phy芯片20之间传输的码块流，可以按照时隙周期进行划分。一个时隙周期包括的时隙数量等于phy芯片包括的phy模块的数量的正整数倍；每个时隙可以填充的数据码块的速率(也称为时隙对应的等效带宽)为灵活接口支持的总带宽除以一个时隙周期包括的时隙个数。例如，phy芯片200包括m＝8个phy模块，则，一个时隙周期可以包括8i个时隙(i＝1,2，
…
)，以i＝1、灵活接口支持的总带宽为20gb/s为例，每个时隙填充的数据码块的速率为(20gb/s
÷
8)＝2.5gb/s。
117.作为第一个示例，以mac芯片10向phy芯片20发送数据的过程为例，说明本技术实施例提供的第一种实现方式中灵活接口的工作过程和涉及的相关概念：
118.首先，mac模块1～mac模块n分别连接适配子层(英文：reconciliation sublayer，简称：rs)1～n，当各个mac模块接收到mac帧流时，该mac模块对应的rs将mac 帧流分割为数据码流，并将数据码流通过对应的端口发送给灵活接口100。在一些实施例中，rs可以基于来自的mac模块的速率将mac帧流处理为数据码流，例如，mac模块1的速率为10gb/s时，rs 1可以将来自mac模块1的mac帧流1处理为32比特大小的数据码流；又例如，mac模块n的速率为1gb/s时，rs n可以将来自mac模块n 的mac帧流n处理为8比特大小的数据码流。
119.灵活接口100接收到该数据码流后，一方面，编码单元120用于对各数据码流进行编码，得到对应的数据码块。如果灵活接口100支持的总带宽小于40gb/s，编码单元120按照ieee 802.3中第49条的方式进行66b/68b编码；如果灵活接口100支持的总带宽大于或等于40gb/s，编码单元120按照ieee 802.3中第82条的方式进行66b/68b编码。另一方面，开销帧控制单元110基于从多个mac模块接收的数据码流，生成开销帧1。开销帧1用于指示各个时隙应该填充的mac模块产生的数据码块，开销帧1可以包括至少一个开销块，一个开销块的大小为68比特。开销帧1包括的开销块的数量与一个时隙周期包括的时隙相关，假设一个时隙周期包括2个时隙，则，开销帧1可以如图2a所示，仅包括一个开销块1；假设一个时隙周期包括8个时隙，则，开销帧1可以如图2b所示，包括开销块1和开销块2。
120.图2a中，开销帧1(即开销块1)可以包括：用于表征该帧为开销帧的指示信息字段、时隙1字段和时隙2字段。指示信息字段可以包括同步头(英文：synchronization header，简称：sh)字段、0x4b字段和0x5字段中的至少一个，其中，sh字段的取值为10，表示该开销块1为开销帧1的控制块；0x4b字段和0x5字段的位置和取值用于标识该帧为区别于数据帧的开销帧，0x4b字段的取值可以为0x4b，0x5字段取值可以为0x5，0x4b字段和0x5字段也可以通过其他取值定义数据帧为开销帧。例如，图2a中的指示信息字段包括 sh字段、0x4b字段和0x5字段。时隙1字段包括需要填充到时隙1中的mac模块1的速率1(英文：client rate 1)和mac模块1的标识1(英文：client id 1)，同理，时隙2 字段包括需要填充到时隙2中的mac模块2的速率2(英文：client rate 2)和mac模块2的标识2(英文：client id 2)。此外，该开销帧1还可以包括时隙状态标识位reset、远端phy故障(英文：remote phy fault，简称：rpf)指示位、本端phy故障(英文： local phy fault，简称：lpf)指示位、phy芯片速率指示字段(英文：phy rate)和循环冗余码校验(英文：cyclic redundancy check，简称：crc)字段，其中，reset用于表征时隙状态为默认状态或协商状态；rpf和lpf用于指示phy芯片是否
发生故障，phy rate 用于指示该phy芯片支持的最大速率(即灵活接口支持的总带宽)，crc用于对开销帧1 进行校验。此外，如果开销帧1包括的内容不足一个开销块1的大小要求，则该开销帧1 还可以包括若干比特的预留(英文：reserved)字段。
121.图2b中，由于一个时隙字段占8比特，所以对于一个时隙周期包括8个时隙的情况，一个开销块不能承载所有的时隙字段，所以，开销帧1包括开销块1和开销块2。其中，开销块1可以包括：指示信息字段1、时隙1字段、时隙2字段和时隙3字段，开销块2 可以包括指示信息字段2、时隙4字段、时隙5字段、时隙6字段、时隙7字段和时隙8 字段。指示信息字段1可以包括sh字段＝10、0x4b字段和0x5字段，该开销块1还可以包括r、rpf、lpf、phy rate和reserved等字段。指示信息字段2可以包括sh字段＝01，用于表征该开销块2为开销帧1的数据块，该开销块2还可以包括reserved和crc等字段，crc的取值例如可以是8比特的crc(简称：crc-8)。
122.需要说明的是，phy rate可以通过不同的取值指示不同的带宽。例如，phy rate的长度为3比特，那么，预设的phy rate的取值和带宽的对应关系可以参见下表1所示：
123.表1 phy rate的取值和带宽的对应关系
124.phy rate的取值phy芯片支持的总带宽000reserved0012.5gb/s0105gb/s01110gb/s10020gb/s101-111reserved
125.其中，假设phy芯片20的总带宽为20gb/s时，开销帧控制单元110生成的开销帧1 中的phy rate的取值可以是100。需要说明的是，该灵活接口支持的总带宽不再限定为标准的以太接口速率，可以通过定义上述预留的phy rate取值或者扩展phy rate占用的比特位长度，使得灵活接口支持任意的带宽。
126.client rate也可以通过不同的取值指示mac模块的速率。例如，client rate的长度为 4比特，那么，预设的client rate的取值和对应mac模块的速率的对应关系可以参见下表2所示。
127.其中，假设mac模块1的速率为1.25gb/s时，开销帧控制单元110生成的开销帧1 中的时隙1对应该mac模块1，那么，时隙1字段中包括的client rate 1＝0x4。需要说明的是，通过在开销帧中各个时隙字段指示该时隙对应mac模块的速率，使得灵活接口支持多个mac模块以不同的速率和phy芯片中的多个phy模块的通信。
128.接着，分配单元130可以根据开销帧1将数据码块分配到时隙周期中对应时隙的码块流中，生成码块流1，如果该码块流1为mac芯片10和phy芯片20之间的首次数据通信，则，该码块流1中携带开销帧1和填充了数据码块的若干个时隙周期。其中，每个 mac模块对应的数据码块在码块流中的填充频率根据该mac模块的速率和每个时隙对应的等效带宽确定。例如，每个时隙填充的数据码块的速率为2.5gb/s，mac模块1的速率为1.25gb/s，那么，每2个时隙周期的一个时隙中填充mac模块1。而mac模块中的数据码块具体填充到一个时隙周期的哪个时隙字段中，可以根据需要进行灵活设计，在本技术实施例中不作具体限定。例
如，为了节约资源，开销帧控制单元120可以根据mac模块对应rs中生成的数据码流的顺序确定各个时隙对应的mac模块。
129.表2 client rate的取值和mac模块的速率的对应关系
130.client rate的取值mac模块的速率0x0reserved0x110mb/s0x2100mb/s0x31gb/s0x41.25gb/s0x52.5gb/s0x65gb/s0x710gb/s0x820gb/s0x9～0xfreserved
131.例如，灵活接口支持的带宽为20gb/s，phy芯片20包括8个phy模块，mac芯片 10中包括mac模块1～mac模块4，速率分别为1.25gb/s、1gb/s、2.5gb/s和5gb/s。参见图3a，为一种码块流1的格式示意图，一个时隙周期包括8个时隙，每个时隙的等效带宽为2.5gb/s，根据rs生成数据码块的顺序确定mac模块1对应时隙7、mac模块2对应时隙2、mac模块3对应时隙5、mac模块4对应时隙1和时隙3。由于mac模块1 的速率为1.25gb/s，所以，每两个时隙周期中在一个时隙7中填充一次mac模块1对应的数据码块，即，每隔(2*8-1＝15)个时隙填充一次mac模块1对应的数据码块。同理，由于mac模块2的速率为1gb/s，所以，每五个时隙周期在两个时隙周期的时隙2中填充 mac模块2对应的数据码块。由于mac模块3的速率为2.5gb/s，所以，每个时隙周期的时隙5中填充mac模块3对应的数据码块。由于mac模块4的速率为5gb/s，所以，每个时隙周期的时隙1和时隙3中都填充mac模块4对应的数据码块。需要说明的是，一个时隙周期中的每个时隙和mac模块的对应关系是固定不变的，以上述mac模块1 为例，在时隙7不需要填充数据码块的时隙周期中，该时隙7可以填入特殊码块(例如：空闲控制码块(英文：idle control block)或错误控制码块(英文：error control block)，图中以x表示)。参见图3b，为另一种码块流1的格式示意图，一个时隙周期包括16个时隙，每个时隙的等效带宽为1.25gb/s，根据rs生成数据码块的顺序确定mac模块1对应时隙 14、mac模块2对应时隙5、mac模块3对应时隙9和时隙10、mac模块4对应时隙1、时隙2、时隙3、时隙7和时隙8。由于mac模块1的速率为1.25gb/s，所以，每个时隙周期中在一个时隙14中填充一次mac模块1对应的数据码块。同理，由于mac模块2 的速率为1gb/s，所以，每五个时隙周期在四个时隙周期的时隙5中填充mac模块2对应的数据码块。由于mac模块3的速率为2.5gb/s，所以，每个时隙周期的时隙9和时隙10 中填充mac模块3对应的数据码块。由于mac模块4的速率为5gb/s，所以，每个时隙周期的时隙1、时隙2、时隙3、时隙7和时隙8中都填充mac模块4对应的数据码块。图中，时隙中填入的数字可以视作mac模块的标识，如时隙1中的数字4表示mac模块4的标识，用于表征该时隙中填充的是mac模块4对应的数据码块。
132.可选的，灵活接口100还可以利用serdes 140对码块流1进行串行化处理，得到处理结果1，并将处理结果1通过物理通道300中对应方向的一条物理通道发送到phy芯片 20
上，具体发送到phy芯片20中的灵活接口200上。
133.可选的，灵活接口100为了使得发送给phy芯片20的数据更加均衡，还可以在串行化处理之前，利用扰码处理单元150对码块流1进行扰码处理，得到码块流1’，再利用serdes 140对码块流1’进行串行化处理，得到处理结果1’，并将处理结果1’通过物理通道300中对应方向的一条物理通道发送到phy芯片20。例如，扰码处理单元150可以使用ieee 802.3 clause 49.2.6定义的扰码器实现。
134.可选的，该灵活接口100还可以包括前向纠错fec子层，该fec子层用于对码块流进行fec编码。例如，灵活接口100中，扰码处理单元150对码块流1进行扰码，得到码块流1’；接着，该fec子层用于对码块流1’进行fec编码得到码块流1”；然后，serdes 140 对码块流1”进行串行化处理，得到处理结果1”，并将处理结果1”通过物理通信300中对应方向的一条物理通道发送到phy芯片20。
135.最后，在phy芯片20侧，灵活接口200在接收到通过物理通道300中对应方向的一条物理通道传输来的数据时，分配单元230可以基于开销帧1将各数据码块分配到对应的 phy模块上。可选的，如果该数据为经过serdes 140对码块流1进行串行化处理得到的处理结果1，则，灵活接口200中可以先由serdes 240还可以对处理结果1进行解串行处理，得到码块流1，再由分配单元230基于码块流1中的开销帧1将各数据码块分配到对应的 phy模块上。可选的，如果数据为经过扰码处理单元150和serdes 140进行处理得到的处理结果1’，则，灵活接口200中可以由serdes 240还可以对处理结果1’进行解串行处理，得到码块流1’，由扰码处理单元250对码块流1’进行解扰码，得到码块流1，再由分配单元230基于码块流1中的开销帧1将各数据码块分配到对应的phy模块上。需要说明的是，上述灵活接口200中对于接收到的数据进行解串行和解扰码的操作的执行顺序仅是示例性的，在本技术实施例不作具体限定。例如，扰码处理单元250可以使用ieee 802.3 clause 49.2.6定义的扰码器实现。
136.具体实现时，一种情况下，灵活接口200中可以包括mac模块和phy模块的映射关系1，那么，分配单元230可以基于开销帧1确定各个时隙中的数据码块来自哪个mac 模块，再综合考虑该映射关系1和开销帧1的指示，将各时隙中的数据码块准确的分配到对应的phy模块。另一种情况下，灵活接口200中也可以包括各个时隙和phy模块的映射关系2，那么，分配单元230即可基于该映射关系2的指示，将各时隙中的数据码块准确的分配到对应的phy模块。
137.可见，通过该示例提供的灵活接口，能够实现mac芯片10中的多个mac模块和phy 芯片20中的多个phy模块之间以不同速率进行数据交互的效果，使得多个phy模块和多个mac模块共享灵活接口成为可能。
138.作为第二个示例，以phy芯片20向mac芯片10发送数据的过程为例，说明本技术实施例提供的第二种实现方式中灵活接口的工作过程和涉及的相关概念：
139.该示例中的phy模块和mac模块之间可以是一一对应的关系，各mac模块支持的速率均相同，各phy模块支持的速率均相同，mac模块和phy模块的速率相同。phy 芯片20和mac芯片10上预先保存配置信息，其中，phy芯片20上的配置信息1用于指示phy模块和时隙的对应关系，mac芯片10上的配置信息2用于指示mac模块和时隙的对应关系。其中，每个phy模块或mac模块在配置信息中出现的次数可以根据phy 模块或mac模块支持的速率和每个时隙
对应的等效带宽确定，例如，每个时隙的等效带宽为2.5gb/s，每个mac模块支持的速率也为2.5gb/s，则配置信息2中一个时隙周期内每个mac模块对应一个时隙；又例如，每个时隙的等效带宽为2.5gb/s，每个mac模块支持的速率也为5gb/s，则配置信息2中一个时隙周期内每个mac模块对应两个时隙，与同一mac模块对应的两个时隙可以是时隙周期内相邻的时隙，也可以是时隙周期内不相邻的时隙。
140.例如，如果phy芯片20包括8个phy模块，一个时隙周期包括8个时隙，则，phy 芯片20上的配置信息1可以如下表3所示：
141.表3 配置信息1
[0142][0143]
又例如，如果phy芯片20包括4个phy模块，一个时隙周期包括8个时隙，则， phy芯片20上的配置信息1可以如下表4所示：
[0144]
表4 配置信息1
[0145][0146]
例如，如果mac芯片10包括8个mac模块，一个时隙周期包括8个时隙，则，mac 芯片10上的配置信息2可以如下表5所示：
[0147]
表5 配置信息2
[0148][0149]
又例如，如果mac芯片10包括2个mac模块，一个时隙周期包括8个时隙，则， mac芯片10上的配置信息2可以如下表6所示：
[0150]
表6 配置信息2
[0151][0152]
首先，phy模块1～phy模块n将数据码流通过对应的端口发送给灵活接口200。
[0153]
然后，灵活接口200接收到该数据码流后，一方面，编码单元220用于对各数据码流进行编码，得到对应的数据码块。编码单元220的编码方式在本技术实施例不作具体限定，例如：如果灵活接口200支持的总带宽小于40gb/s，编码单元220按照ieee 802.3中第49 条的方式进行66b/68b编码，如果灵活接口200支持的总带宽大于或等于40gb/s，编码单元220按照ieee 802.3中第82条的方式进行66b/68b编码；又例如，不以灵活接口200 支持的总带宽区分编码方式，编码单元220按照ieee 802.3中第49条的方式进行66b/68b 编码。另一方面，开销帧控制单元110生成开销帧2。开销帧2用于指示灵活接口200传输的码块流的开始位置，开销帧2可以包括至少一个68比特的开销块，该开销帧2可以包括用于表征该帧为开
销帧的指示信息字段。指示信息字段可以包括sh字段、0x4b字段和0x5字段中的至少一个，其中，sh字段的取值为10，表示该开销块为开销帧2的控制块。例如，图4中的指示信息字段包括sh字段、0x4b字段和0x5字段，此外，该开销帧 2还可以包括r、rpf、lpf、phy rate和crc等字段。此外，如果开销帧2包括的内容不足68比特，则该开销帧2还可以包括若干比特的reserved字段。
[0154]
接着，分配单元230可以根据配置信息1将数据码块分配到对应的时隙，生成码块流 2，如果该码块流2为mac芯片10和phy芯片20之间的首次数据通信，则，该码块流 2中的开始位置填充开销帧2，用于指示码块流2中数据码块的开始位置。
[0155]
例如，如果phy芯片20包括4个phy模块，每个phy模块支持的速率为2.5gb/s，一个时隙周期包括8个时隙，phy芯片20上的配置信息1参见上述表4所示，则，生成的码块流2可以参见图5所示。参见图5，该码块流2可以包括开销帧2、phy模块1对应的时隙1、phy模块2对应的时隙2、phy模块3对应的时隙3、phy模块4对应的时隙4、phy模块1对应的时隙5、phy模块2对应的时隙6、phy模块3对应的时隙7、 phy模块4对应的时隙8、phy模块1对应的时隙1、phy模块2对应的时隙2、
……
。图中，时隙中填入的数字可以视作phy模块的标识，如时隙1中的数字1表示phy模块 1的标识，用于表征该时隙中填充的是phy模块1对应的数据码块。
[0156]
可选的，灵活接口200还可以利用serdes 240对码块流2进行串行化处理，得到处理结果2，并将处理结果2通过物理通道300中对应方向的一条物理通道发送到mac芯片 10上，具体发送到mac芯片10中的灵活接口100上。
[0157]
可选的，灵活接口200为了使得发送给mac芯片10的数据更加均衡，还可以在串行化处理之前，利用扰码处理单元250对码块流2进行扰码得到码块流2’，其中，码块流2 和码块流2’的长度相同，再利用serdes 240对码块流2’进行串行化处理，得到处理结果2’，并将处理结果2’通过物理通道300中对应方向的一条物理通道发送到mac芯片10。
[0158]
最后，在mac芯片10侧，灵活接口100在接收到通过物理通道300中对应方向的一条物理通道传输来的数据时，分配单元130可以基于开销帧2确定码块流2的开始位置，从而基于配置信息2将各数据码块分配到对应的phy模块上。例如，如果phy芯片20 上的配置信息1如表4所示，则，mac芯片10上的配置信息2可以参见下述表7所示：
[0159]
表7 配置信息2
[0160][0161]
可选的，如果该数据为经过serdes 240对码块流2进行串行化处理得到的处理结果2，则，灵活接口100中可以先由serdes 140还可以对处理结果2进行解串行处理，得到码块流2，再由分配单元130基于配置信息2将各数据码块分配到对应的mac模块上。
[0162]
可选的，如果数据为经过扰码处理单元250和serdes 240进行处理得到的处理结果2’，则，灵活接口100中可以由serdes 140还可以对处理结果2’进行解串行处理，得到码块流 2’，由扰码处理单元150对码块流2’进行解扰码得到码块流2，再由分配单元130基于配置信息2将各数据码块分配到对应的mac模块上。需要说明的是，上述灵活接口100中对于接收到的数据进行解串行和解扰码的操作的执行顺序仅是示例性的，在本技术实施例不作具体限定。
[0163]
可见，通过该示例提供的灵活接口，能够实现mac芯片10中的多个mac模块和phy 芯片20中的多个phy模块之间进行数据交互的效果，使得多个phy模块和多个mac模块共享灵活接口成为可能。
[0164]
对于本技术实施例提供的两种可能的实现方式，在码块流中插入开销帧的频率以及插入时机，均可以根据时机需求进行灵活设置。例如，可以在码块流中周期性的插入开销帧，插入开销帧的周期可以是预设个数(如20000个)的时隙周期，这样，能够有效避免分配单元在将各个时隙的数据码块分配到各个模块的过程中发生错误，一定程度上保证了分配的有序和准确的进行。又例如，也可以基于触发事件在码块流中插入开销帧，其中，触发事件可以是时隙分配有修改或链路出现故障等事件，此时，插入的开销帧为基于触发事件而生成的新的开销帧，这样，确保发生触发事件后，仍然能够保证分配的准确进行。
[0165]
在一些实施例中，如果开销帧包括至少两个开销块，则，一种情况下，该至少两个开销块可以同时插入到码块流中，这样，接收到码块流中灵活接口即可从该码块流快速的获取到开销帧，从而直接可以基于开销帧对各个时隙中的数据码块进行分配，提高了灵活接口的处理效率。另一种情况下，为了避免一次插入较多的开销块导致较为严重的抖动，从而影响数据的传输，也可以将至少两个开销帧分别在不同的位置插入码块流中，但是，码块流中插入开销块的位置通常是两个时隙周期之间的位置，而不选择在时隙周期内部插入开销块。对于将至少两个开销块分别插入码块流的不同位置，接收到码块流的灵活接口需要先从该码块流的不同位置获取到开销帧的所有开销块，获取到最后一个开销块之前的所有数据码块需要被缓存，再基于所有开销块确定的开销帧对各个时隙中的数据码块进行分配。该情况下能够有效的减少插入开销帧对码块流的影响。该情况下开销块可以是周期性插入的，插入周期包括的码块数量可以是一个时隙周期包括时隙总数的整数倍。
[0166]
例如，一个开销帧包括两个开销块，周期性插入开销帧，且插入开销帧的周期为2500 个时隙周期，一种情况下，如果两个开销块同时插入码块流，则，码块流的格式可以参见图6a所示，该码块流中依次包括：开销帧、2500个时隙周期、开销帧、2500个时隙周期、
……
；另一种情况下，如果两个开销块1和2分别插入码块流，且相隔2个时隙周期，则，码块流的格式可以参见图6b所示，该码块流中依次包括：开销块1、2个时隙周期、开销块2、 2498个时隙周期、开销块1、2个时隙周期、开销块2、2498个时隙周期、
……
。
[0167]
对于发送开销帧的过程，例如可以是在发送数据码块之前，先连续的发送开销块，直到开销帧包括的所有开销块都被接收和识别，接着，从下一个非开销帧(下一个非开销帧为与最后一个开销块相邻的数据码块，如，可以通过开销块识别字段被识别)开始作为发送数据码块的起点，开始发送包括数据码块的码块流给对端。再例如也可以周期性的发送开销块，即，相邻的两个开销块之间间隔固定个数的数据码块，如，相邻的两个开销块之间相隔10个数据码块，当对端确定开销帧包括的开销块都被接收和识别到时，可以通过开销帧反馈一个确认(acknowledge)信号，触发发送端不再发送开销块。需要说明的是，以上两种举例的方式中，如果存在运行中失锁或者需要修改配置的操作，需要重新启动开销帧发送的整个流程。
[0168]
上述第一个示例是本技术实施例提供的第一种可能的实现方式中的一个举例，该实现方式中对应的数据处理方法可以参见下述方法100和方法200中的相关描述；同样的，上述第二个示例是本技术实施例提供的第二种可能的实现方式中的一个举例，该实现方式
中对应的数据处理方法可以参见下述方法300和方法400中的相关描述。
[0169]
下面结合附图，通过实施例来详细说明本技术实施例中一种数据处理方法的具体实现方式。
[0170]
本技术实施例提供的一种数据处理方法，由mac芯片和phy芯片中的灵活接口对数据进行处理，实现mac芯片和phy芯片之间多种不同速率的数据码流有序传输的效果。例如，该方法可以在图1所示的场景中实施，mac芯片为图1中的mac芯片10，phy 芯片为phy芯片20，灵活接口对应mac芯片10内的灵活接口100和phy芯片20内的灵活接口200。
[0171]
下述方法100和方法200对应于第一种可能的实现方式，其中，方法100以mac芯片10向phy芯片20发送数据的过程为例介绍灵活接口执行的数据处理过程；方法200 以phy芯片20向mac芯片10发送数据的过程为例介绍mii执行的数据处理过程。下述方法300和方法400对应于第二种可能的实现方式，其中，方法300以mac芯片10向 phy芯片20发送数据的过程为例介绍灵活接口执行的数据处理过程；方法400以phy芯片20向mac芯片10发送数据的过程为例介绍灵活接口执行的数据处理过程。
[0172]
下述方法100～方法400中，编码单元对数据码流进行编码得到数据码块的过程中均考虑灵活接口支持的总带宽。如果灵活接口100支持的总带宽小于40gb/s，编码单元120按照ieee 802.3中第49条的方式进行66b/68b编码；如果灵活接口100支持的总带宽大于或等于40gb/s，编码单元120按照ieee 802.3中第82条的方式进行66b/68b编码。
[0173]
图7为本技术实施例中一种数据处理方法100的流程示意图。该方法100中的 s101～s105由mac芯片10中的灵活接口100执行，s106～s107由phy芯片20中的灵活接口200执行。参见图7，该方法100例如可以包括：
[0174]
s101，mii 100中的开销帧控制单元110根据来自各mac模块的数据码流，生成第一开销帧，该第一开销帧用于指示各数据码流对应的时隙。
[0175]
需要说明的是，灵活接口100接收到个mac模块对应的数据码流之前，各mac模块将待发送给phy芯片20的mac帧流，通过各mac模块分别连接对应的rs进行处理，得到数据码流，并将数据码流通过对应的端口发送给灵活接口100。需要说明的是，rs对 mac帧流的处理例如可以是基于mac帧流来自的mac模块所支持的速率分割mac帧流，得到数据码流，如果mac模块1的速率为10gb/s时，与mac模块1连接的rs 1 可以将来自mac模块1的mac帧流1分割为32比特大小的数据码流；如果mac模块 n的速率为1gb/s时，与mac模块n连接的rs n可以将来自mac模块n的mac帧流 n分割为8比特大小的数据码流。
[0176]
灵活接口100接收到数据码流之后，可以基于数据码流生成第一开销帧，该第一开销帧的相关描述可以参见上述第一个示例中关于开销帧1的相关描述，具体格式可以参见图 2a和图2b以及相关说明。
[0177]
s102，灵活接口100中的编码单元120对来自各mac模块的数据码流进行编码，得到各mac模块对应的数据码块。
[0178]
其中，灵活接口100支持的总带宽取决于phy芯片20的总带宽，phy芯片20的总带宽可以是phy芯片20中各个phy模块支持的速率之和。
[0179]
需要说明的是，s101和s102的执行没有先后顺序的限定，可以先执行s101再执行 s102，也可以先执行s102再执行s101，还可以同时执行s101和s102，在本实施例中不作具体限定。
之间仅通过一对物理通道即可完成多个mac模块和多个phy模块之间的有效通信。
[0191]
s106，灵活接口200中的serdes 240对第一处理结果进行解串行处理，得到第一码块流。
[0192]
需要说明的是，s106为可选的步骤。
[0193]
如果第一处理结果为灵活接口100中的serdes 140对第一码块流进行串行化处理的结果，则，灵活接口200也需要通过serdes 240对接收到的第一处理结果进行解串行处理，以得到第一码块流。其中，serdes 140执行的串行化处理和serdes 240执行的解串行处理是逆过程，即，对a进行串行化处理得到b，对b进行解串行处理得到的是a。
[0194]
作为一个示例，如果灵活接口100中还对第一码块流进行了扰码，那么，灵活接口200 中也包括扰码处理单元250，用于对解串行后的码块流进行解扰码，得到第一码块流。需要说明的是，上述灵活接口200中对于接收到的数据进行解串行和解扰码的操作的执行顺序仅是示例性的，也可以先对接收到的第一处理结果进行解扰码处理，再对解扰码的结果进行解串行处理，得到第一码块流。
[0195]
s107，灵活接口200中的分配单元230基于第一码块流中的第一开销帧，将第一码块流中的各数据码块分配到phy芯片20中的各phy模块。
[0196]
作为一个示例，灵活接口200中可以包括mac模块和phy模块的映射关系1，那么，分配单元230可以基于第一开销帧确定各个时隙中的数据码块来自的mac模块，再综合考虑该映射关系1和第一开销帧的指示，将各时隙中的数据码块准确的分配到对应的phy 模块。
[0197]
作为另一个示例，灵活接口200中也可以包括各个时隙和phy模块的映射关系2，那么，分配单元230即可基于该映射关系2的指示，将各时隙中的数据码块准确的分配到对应的phy模块。
[0198]
需要说明的是，在phy模块接收到对应的数据码块后，即可对数据码块进行标准的处理，例如，经过物理编码子层(英文：physical coding sublayer，简称：pcs)处理、物理介质接入(英文：physical medium attachment，简称：pma)处理或前向纠错(英文： forward error correction，简称：fec)处理等。
[0199]
可见，通过本技术实施例提供的方法100，mac芯片中的灵活接口生成开销帧，该开销帧能够指示各个mac模块对应的数据码块占用的时隙，这样，灵活接口即可按照开销帧的指示在码块流的时隙中准确的填充对应的数据码块，并将开销帧插入到码块流中发送给phy芯片，phy芯片中的灵活接口同样能够按照码块流中的开销帧确定各个时隙中的数据码块对应的phy模块，从而将码块流中的各数据码块分配到phy芯片中的多个phy 模块，实现phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果，满足了对phy芯片和mac芯片之间更好的通信需求。
[0200]
图10为本技术实施例中一种数据处理方法200的流程示意图。该方法200中的 s201～s205由phy芯片20中的灵活接口200执行，s206～s207由mac芯片10中的灵活接口100执行。参见图10，该方法200例如可以包括：
[0201]
s201，灵活接口200中的开销帧控制单元210根据来自各phy模块的数据码流，生成第二开销帧，该第二开销帧用于指示各数据码流对应的时隙。
[0202]
灵活接口200接收到数据码流之后，可以基于数据码流生成第二开销帧，该第二开销帧的相关描述可以参见上述第一个示例中关于开销帧1的相关描述，具体格式可以参见
图 2a和图2b以及相关说明，区别在于，该第二开销帧中的时隙字段中，包括该时隙对应的 phy模块支持的速率和phy模块的标识。
[0203]
s202，灵活接口200中的编码单元220对来自各phy模块的数据码流进行编码，得到各phy模块对应的数据码块。
[0204]
需要说明的是，s201和s202的执行没有先后顺序的限定，可以先执行s201再执行 s202，也可以先执行s202再执行s201，还可以同时执行s201和s202，在本实施例中不作具体限定。
[0205]
s203，灵活接口200中的分配单元230基于第二开销帧，将各数据码块插入对应的时隙，生成第二码块流，该第二码块流包括第二开销帧以及插入数据码块的时隙。
[0206]
其中，将各数据码块插入对应的时隙，可以是指将各个数据码块插入时隙周期对应的时隙在码块流中对应的位置，得到待发送的第二码块流。
[0207]
s204，灵活接口200中的serdes 240对第二码块流进行串行化处理，得到第二处理结果。
[0208]
需要说明的是，s204为可选的步骤。
[0209]
作为一个示例，灵活接口200中还可以包括扰码处理单元250，用于对分配单元230 获得第二码块流进行扰码，得到更新后的第二码块流；接着，灵活接口200中的serdes 240 对更新后的第二码块流进行串行化处理，得到第二处理结果。这样，通过对第二码块流的扰码处理，能够使得发送给mac芯片10的数据更加均衡。
[0210]
s205，灵活接口200通过物理通道300将第二处理结果发送给灵活接口100。
[0211]
s206，灵活接口100中的serdes 140对第二处理结果进行解串行处理，得到第二码块流。
[0212]
需要说明的是，s206为可选的步骤。
[0213]
如果第二处理结果为灵活接口200中的serdes 240对第二码块流进行串行化处理的结果，则，灵活接口100也需要通过serdes 140对接收到的第二处理结果进行解串行处理，以得到第二码块流。
[0214]
作为一个示例，如果灵活接口200中还对第二码块流进行了扰码，那么，灵活接口100 中也包括扰码处理单元150，用于对解串行后的码块流进行解扰码，得到第二码块流。
[0215]
s207，灵活接口100中的分配单元130基于第二码块流中的第二开销帧，将第二码块流中的各数据码块分配到mac芯片10中的各mac模块。
[0216]
作为一个示例，灵活接口100中可以包括mac模块和phy模块的映射关系1，那么，分配单元130可以基于第二开销帧确定各个时隙中的数据码块来自的phy模块，再综合考虑该映射关系1和第二开销帧的指示，将各时隙中的数据码块准确的分配到对应的mac 模块。
[0217]
作为另一个示例，灵活接口100中也可以包括各个时隙和mac模块的映射关系3，那么，分配单元130即可基于该映射关系3的指示，将各时隙中的数据码块准确的分配到对应的phy模块。
[0218]
需要说明的是，s207具体可以是指：灵活接口100通过多个端口将数据码块分别发送到各mac模块对应的rs上，由rs进行相应的处理后发送给mac模块。
[0219]
可见，通过本技术实施例提供的方法200，phy芯片中的灵活接口生成开销帧，该开销帧能够指示各个phy模块对应的数据码块占用的时隙，这样，灵活接口即可按照开销帧的
指示在码块流的时隙中准确的填充对应的数据码块，并将开销帧插入到码块流中发送给mac芯片，mac芯片中的灵活接口同样能够按照码块流中的开销帧确定各个时隙中的数据码块对应的mac模块，从而将码块流中的各数据码块分配到mac芯片中的多个mac 模块，实现phy芯片和mac芯片之间多种不同速率的数据码流有序传输的效果，满足了对phy芯片和mac芯片之间更好的通信需求。
[0220]
需要说明的是，下述方法300和方法400中，需要mac芯片10和phy芯片20中均保存有配置信息，为了安全性和可靠性，该配置信息可以是通过硬件固化在芯片上的、不可修改的内容。此外，该mac芯片10和phy芯片20的寄存器里均保存有运行模式，运行模式和配置信息对应，灵活接口读这个运行模式之后，就能够自动按照该运行模式对应的配置信息处理数据。
[0221]
在一些实施例中，方法300和方法400中，phy模块和mac模块之间可以是一一对应的关系，各mac模块支持的速率均相同或不同，各phy模块支持的速率均相同或不同， mac模块和phy模块的速率相同或不同。phy芯片20上的第一配置信息用于指示phy 模块和时隙的对应关系，mac芯片10上的第二配置信息用于指示mac模块和时隙的对应关系。其中，每个phy模块或mac模块在配置信息中出现的次数可以根据phy模块或mac模块支持的速率和每个时隙对应的等效带宽确定，例如，每个时隙的等效带宽为 2.5gb/s，每个mac模块支持的速率也为2.5gb/s，则第二配置信息中一个时隙周期内每个 mac模块对应一个时隙；又例如，每个时隙的等效带宽为2.5gb/s，每个mac模块支持的速率也为5gb/s，则第二配置信息中一个时隙周期内每个mac模块对应两个时隙，与同一mac模块对应的两个时隙可以是时隙周期内相邻的时隙，也可以是时隙周期内不相邻的时隙。配置信息的具体内容可以参见上述表3～表7以及相关描述。
[0222]
图11为本技术实施例中一种数据处理方法300的流程示意图。该方法300中的 s301～s305由mac芯片10中的灵活接口100执行，s306～s307由phy芯片20中的灵活接口200执行。参见图11，该方法300例如可以包括：
[0223]
s301，灵活接口100中的开销帧控制单元110生成第三开销帧，该第三开销帧用于指示待传输码块流的起始位置。
[0224]
灵活接口100接收到数据码流之后，可以基于数据码流生成第三开销帧，该第三开销帧的相关描述可以参见上述第二个示例中关于开销帧2的相关描述，具体格式可以参见图4以及相关说明。
[0225]
s302，灵活接口100中的编码单元120对来自各mac模块的数据码流进行编码，得到各mac模块对应的数据码块。
[0226]
需要说明的是，s301和s302的执行没有先后顺序的限定，可以先执行s301再执行 s302，也可以先执行s302再执行s301，还可以同时执行s301和s302，在本实施例中不作具体限定。
[0227]
s303，灵活接口100中的分配单元130根据第二配置信息，将各数据码块插入对应的时隙，生成第三码块流，该第三码块流包括第三开销帧以及插入数据码块的时隙。
[0228]
其中，将各数据码块插入对应的时隙，可以是指将各个数据码块插入时隙周期对应的时隙在码块流中对应的位置，得到待发送的第三码块流。
[0229]
例如，如果第二配置信息为上述表6所示，则生成的第三码块流可以包括：第三开
销帧、mac模块1对应的时隙1、mac模块2对应的时隙2、mac模块3对应的时隙1、 mac模块4对应的时隙2、mac模块5对应的时隙1、mac模块6对应的时隙2、mac 模块7对应的时隙1、mac模块8对应的时隙2、mac模块1对应的时隙1、mac模块2对应的时隙2、
……
。
[0230]
又例如，如果第二配置信息为上述表5所示，则生成的第三码块流可以包括：第三开销帧、mac模块1对应的时隙1、mac模块2对应的时隙2、mac模块3对应的时隙3、 mac模块4对应的时隙4、mac模块5对应的时隙5、mac模块6对应的时隙6、mac 模块7对应的时隙7、mac模块8对应的时隙8、mac模块1对应的时隙1、mac模块 2对应的时隙2、
……
。
[0231]
需要说明的是，上述举例中仅示出了在第三码块流的开始位置插入第三开销帧的情况，未考虑多次在第三码块流中插入开销帧的情况，多次插入开销帧的情况以及相关解释可以参见上述图6a和图6b以及对应的说明。
[0232]
s304，灵活接口100中的serdes 140对第三码块流进行串行化处理，得到第三处理结果。
[0233]
需要说明的是，s304为可选的步骤。
[0234]
作为一个示例，灵活接口100中还可以包括扰码处理单元150，用于对分配单元130 获得第三码块流进行扰码，得到更新后的第三码块流；接着，灵活接口100中的serdes 140 对更新后的第三码块流进行串行化处理，得到第三处理结果。这样，通过对第三码块流的扰码处理，能够使得发送给phy芯片20的数据更加均衡。
[0235]
s305，灵活接口100通过物理通道300将第三处理结果发送给灵活接口200。
[0236]
s306，灵活接口200中的serdes 240对第三处理结果进行解串行处理，得到第三码块流。
[0237]
需要说明的是，s306为可选的步骤。
[0238]
如果第三处理结果为灵活接口100中的serdes 140对第三码块流进行串行化处理的结果，则，灵活接口200也需要通过serdes 240对接收到的第三处理结果进行解串行处理，以得到第三码块流。
[0239]
作为一个示例，如果灵活接口100中还对第三码块流进行了扰码，那么，灵活接口200 中也包括扰码处理单元250，用于对解串行后的码块流进行解扰码，得到第三码块流。
[0240]
s307，灵活接口200中的分配单元230基于第一配置信息和第三开销帧，将第三码块流中的各数据码块分配到phy芯片20中的各phy模块。
[0241]
例如，如果mac芯片10上的第二配置信息如上表5所示，那么，phy芯片20上保存的第一配置信息可以如上表3所示。
[0242]
需要说明的是，在phy模块接收到对应的数据码块后，即可对数据码块进行标准的处理，例如，经过pcs处理、pma处理或fec处理等。
[0243]
可见，通过本技术实施例提供的方法300，mac芯片中的灵活接口生成开销帧，该开销帧能够指示待传输码块流的开始位置，而且mac芯片上包括用于指示mac模块和时隙之间对应关系的配置信息，这样，灵活接口即可按照配置信息的指示在码块流的时隙中准确的填充对应的数据码块，并将开销帧插入到码块流中发送给phy芯片，phy芯片中的灵活接口同样能够按照码块流中的开销帧确定码块流的起始位置，并基于phy芯片中保存的用于指示phy模块和时隙之间对应关系的配置信息确定各个时隙中的数据码块对应的phy模块，从而将码块流中的各数据码块分配到phy芯片中的多个phy模块，实现phy芯片和mac芯片之间
数据码流有序传输的效果，满足了对phy芯片和mac芯片之间更好的通信需求。
[0244]
图12为本技术实施例中一种数据处理方法400的流程示意图。该方法400中的 s401～s405由phy芯片20中的灵活接口200执行，s406～s407由mac芯片10中的灵活接口100执行。参见图12，该方法400例如可以包括：
[0245]
s401，灵活接口200中的开销帧控制单元210生成第四开销帧，该第四开销帧用于指示待传输码块流的起始位置。
[0246]
灵活接口200接收到数据码流之后，可以基于数据码流生成第四开销帧，该第四开销帧的相关描述可以参见上述第二个示例中关于开销帧2的相关描述，具体格式可以参见图 4以及相关说明。
[0247]
s402，灵活接口200中的编码单元220对来自各phy模块的数据码流进行编码，得到各mac模块对应的数据码块。
[0248]
需要说明的是，s401和s402的执行没有先后顺序的限定，可以先执行s401再执行 s402，也可以先执行s402再执行s401，还可以同时执行s401和s402，在本实施例中不作具体限定。
[0249]
s403，灵活接口200中的分配单元230基于第一配置信息，将各数据码块插入对应的时隙，生成第四码块流，该第四码块流包括第四开销帧以及插入数据码块的时隙。
[0250]
其中，将各数据码块插入对应的时隙，可以是指将各个数据码块插入时隙周期对应的时隙在码块流中对应的位置，得到待发送的第四码块流。
[0251]
s404，灵活接口200中的serdes 240对第四码块流进行串行化处理，得到第四处理结果。
[0252]
需要说明的是，s404为可选的步骤。
[0253]
作为一个示例，灵活接口200中还可以包括扰码处理单元250，用于对分配单元230 获得第四码块流进行扰码，得到更新后的第四码块流；接着，灵活接口200中的serdes 240 对更新后的第四码块流进行串行化处理，得到第四处理结果。这样，通过对第四码块流进行扰码处理，能够使得发送给mac芯片10的数据更加均衡。
[0254]
s405，灵活接口200通过物理通道300将第四处理结果发送给灵活接口100。
[0255]
s406，灵活接口100中的serdes 140对第四处理结果进行解串行处理，得到第四码块流。
[0256]
需要说明的是，s406为可选的步骤。
[0257]
如果第四处理结果为灵活接口200中的serdes 240对第四码块流进行串行化处理的结果，则，灵活接口100也需要通过serdes 140对接收到的第四处理结果进行解串行处理，以得到第四码块流。
[0258]
作为一个示例，如果灵活接口200中还对第四码块流中进行了扰码，那么，灵活接口 100中也包括扰码处理单元150，用于对解串行后的码块流进行解扰码，得到第四码块流。
[0259]
s407，灵活接口100中的分配单元130基于第二配置信息和第四开销帧，将第四码块流中的各数据码块分配到mac芯片10中的各mac模块。
[0260]
例如，如果phy芯片20上保存的第一配置信息如上表3所示，那么，mac芯片10 上的第二配置信息可以如上表5所示。
[0261]
需要说明的是，s407具体可以是指：灵活接口100通过多个端口将数据码块分别发送到各mac模块对应的rs上，由rs进行相应的处理后发送给mac模块。
[0262]
可见，通过本技术实施例提供的方法400，phy芯片中的灵活接口生成开销帧，该开销帧能够指示待传输码块流的开始位置，而且phy芯片上包括用于指示phy模块和时隙之间对应关系的配置信息，这样，灵活接口即可按照配置信息的指示在码块流的时隙中准确的填充对应的数据码块，并将开销帧插入到码块流中发送给mac芯片，mac芯片中的灵活接口同样能够按照码块流中的开销帧确定码块流的起始位置，并基于mac芯片中保存的用于指示mac模块和时隙之间对应关系的配置信息确定各个时隙中的数据码块对应的mac模块，从而将码块流中的各数据码块分配到mac芯片中的多个mac模块，实现 phy芯片和mac芯片之间数据码流有序传输的效果，满足了对phy芯片和mac芯片之间更好的通信需求。
[0263]
需要说明的是，上述方法100和方法200中，每个时隙仅与一个mac模块对应。但是，各mac模块支持的速率可以不同，较小速率的mac模块和较大速率的mac模块各自占用的时隙的带宽相同，这样，支持较小速率的mac模块就会浪费时隙上的带宽资源。例如，每个时隙的等效带宽为2.5gb/s，但是，某个mac模块支持的速率为100mb/s，那么，该mac模块占用各个时隙周期中的该时隙，对该时隙的带宽资源造成浪费。基于此，本技术实施例还提供了一种支持一个时隙被至少两个mac模块复用的机制，即，多个mac 模块对应的数据码块分别占用不同的时隙周期中的同一个时隙，以提高资源利用率。
[0264]
以方法100中的第一开销帧为例，该第一开销帧还可以包括复用指示信息，用于指示某个时隙被多个mac模块复用。
[0265]
作为一个示例，该复用指示信息可以通过该被复用的时隙对应的时隙字段承载，该被复用的时隙对应的时隙字段的取值为特定值(例如时隙字段的各个比特位的取值均为1，又例如时隙字段的各个比特位的取值均为0)，用于标识该时隙字段对应的时隙被多个 mac模块复用。
[0266]
一种情况下，第一开销帧可以通过扩展开销块，利用扩展开销块指示该被复用的时隙对应的至少两个mac模块的标识(英文：client id)和mac模块支持的速率(英文：clientrate)。这样，仅需要在第一码块流的第一个时隙周期之前插入该第一开销帧，后续无需每个时隙周期之前都插入第一开销帧，也可以按照该第一开销帧有序的完成各mac模块对应的数据码块的准确插入生成第一码块流。
[0267]
例如，假设时隙1被mac模块1和mac模块2复用，那么，第一开销帧可以在图 2b所示的开销帧1的基础上增加扩展开销块3，如图13a所示。其中，开销块1中的时隙 1字段的取值为8’hff(即8个比特位均为1)，扩展开销块3中可以包括：sh字段＝01、被复用时隙0的标识、时隙0子字段1和时隙0子字段2，其中，时隙0子字段1用于承载mac模块1的标识(英文：client id 1)和mac模块1支持的速率(英文：client rate 1)，时隙0子字段2用于承载mac模块2的标识(英文：client id 2)和mac模块2支持的速率(英文：client rate 2)。此外，该扩展开销块3还可以包括reserved和crc等字段。
[0268]
又例如，假设时隙1被mac模块1和mac模块2复用，时隙3被mac模块4、mac 模块5和mac模块6复用。一种方式下，第一开销帧可以在如图13a所示的开销帧1的基础上增加扩展开销块4，如图13b所示。其中，开销块1中的时隙1字段和时隙3字段的取值均为8’hff，扩展开销块3中如图13a所示，扩展开销块4中可以包括：sh字段＝01，被复用时隙3的标识、时隙3
子字段、时隙3子字段2和时隙3子字段3，其中，时隙3 子字段1用于承载mac模块4的标识(英文：client id 4)和mac模块4支持的速率(英文：client rate 4)，时隙3子字段2用于承载mac模块5的标识(英文：client id 5)和 mac模块5支持的速率(英文：client rate 5)，时隙3子字段3用于承载mac模块6的标识(英文：client id 6)和mac模块6支持的速率(英文：client rate 6)。此外，该扩展开销块4还可以包括reserved和crc等字段。另一种方式下，第一开销帧可以在如图 13a所示的开销帧1的扩展开销块3中，增加时隙3被复用的相关信息，如图13c所示。其中，开销块1中的时隙1字段和时隙3字段的取值均为8’hff，扩展开销块3中可以包括：sh字段＝01、被复用时隙0的标识、时隙0子字段1、时隙0子字段2、被复用时隙3 的标识、时隙3子字段1、时隙3子字段2和时隙3子字段3。此外，该扩展开销块3还可以包括reserved和crc等字段。
[0269]
另一种情况下，第一开销帧可以通过reserved字段指示该被复用的时隙对应的至少两个mac模块的标识(英文：client id)和mac模块支持的速率(英文：client rate)。这样，无需增加第一开销块的长度，即可完成时隙复用场景下对数据码块插入时隙的指导。
[0270]
例如，仍然以时隙1被mac模块1和mac模块2复用为例，第一开销帧可以在图 2b所示的开销帧1的基础上，在时隙8字段之后的reserved字段中，携带被复用时隙0 的标识、时隙0子字段1和时隙0子字段2，具体参见图13d所示。
[0271]
需要说明的是，该情况下，如果被复用时隙较少且复用时隙的mac模块数量较少，被复用时隙以及该时隙对应的mac模块的相关信息均能够被承载在reserved字段中，则，无需在每个时隙周期之前插入包括该时隙周期下被复用时隙对应的mac模块的相关信息的第一开销帧。如果被复用时隙以及该时隙对应的mac模块的相关信息无法都被承载在 reserved字段中，则，可以在每个时隙周期之前插入第一开销帧，该第一开销帧的reserved 字段中包括该时隙周期下被复用时隙对应的mac模块的相关信息。
[0272]
作为另一个示例，该复用指示信息也可以通过reserved字段中一个时隙周期所包括的时隙个数个比特位(也称为复用使能标识字段)承载，例如，该复用使能标识字段中各个比特位对应一个时隙，当该比特位的取值为1，表示该比特位对应的时隙被复用，当该比特位的取值为0，表示该比特位对应的时隙未被复用。该示例中，一旦复用使能标识字段中指示有被复用的时隙，就需要在每个时隙周期之前插入一个第一开销帧，该第一开销帧中被复用的时隙对应的时隙字段中，携带当前时隙周期下占用该时隙的mac模块的标识和速率。
[0273]
例如，仍然以时隙1被mac模块1和mac模块2复用为例，那么，第一开销帧可以在图2b所示的开销帧1的基础上，在时隙8字段之后增加8比特的复用使能标识字段，如图14a所示，在第一个时隙周期之前，生成并插入的第一开销帧中，复用使能标识字段的第0个比特位为1，该时隙1字段中承载mac模块1的标识(英文：client id 1)和 mac模块1支持的速率(英文：client rate 1)；如图14b，在第二个时隙周期之前，生成并插入的第一开销帧中，复用使能标识字段的第0个比特位为1，时隙1字段用于承载mac 模块2的标识(英文：client id 2)和mac模块2支持的速率(英文：client rate 2)；在第三个时隙周期之前，生成并插入的第一开销帧如图14a所示；在第四个时隙周期之前，生成并插入的第一开销帧如图14b所示；如此往复，实现对被复用时隙和mac模块之间的对应关系的指示。
[0274]
需要说明的是，该示例中可以通过增加扩展开销块的方式，在第一开销帧中携带
被复用时隙和mac模块之间的对应关系，这样，无需在每个时隙周期之前插入对应的第一开销帧，从而减少了第一开销帧占用第一码块流的资源，也能够减少插入第一开销帧对mac 芯片10和phy芯片20之间传输数据产生的影响。
[0275]
为了增大灵活接口支持的总端口数，充分利用灵活接口支持的总带宽，以满足更高的通信需求，本技术实施例还提供了一种扩展灵活接口，该扩展灵活接口用于级联phy芯片。如图15所示，以phy芯片20和phy芯片30通过扩展灵活接口级联为例，介绍phy 芯片级联的场景。参见图15所示，该场景中，phy芯片20中包括：灵活接口200、phy 模块1、phy模块2、
……
、phy模块m和扩展灵活接口210，phy芯片30中可以包括：扩展灵活接口310、phy模块(m+1)、phy模块(m+2)、
……
、phy模块(m+k)，其中，k为大于1的整数。其中，扩展灵活接口210和扩展灵活接口310之间也可以通过一对物理通道400连接。
[0276]
假设phy芯片20的带宽为10gb/s，phy芯片30的带宽为20gb/s，那么，phy芯片 20和mac芯片10之间的灵活接口支持的总带宽为(10gb/s+20gb/s)＝30gb/s。该场景下，mac芯片10中mac模块的个数大于或等于两个phy芯片所包括的phy模块的总数(m+k)。
[0277]
在phy芯片级联场景下，对于本技术实施例提供的第一种可能的实现方式，灵活接口100执行的相关操作不变。与方法100对应，灵活接口200对接收到的第一码块流中的数据码块，可以按照第一开销帧分配到phy模块1、phy模块2、
……
、phy模块m，以及通过扩展灵活接口210和扩展灵活接口310分配到phy模块(m+1)、phy模块 (m+2)、
……
、phy模块(m+k)。与方法200对应，灵活接口200可以通过扩展灵活接口210和扩展灵活接口310分配到phy模块(m+1)、phy模块(m+2)、
……
、phy模块(m+k)分别接收数据码流，以及，从phy模块1、phy模块2、
……
、phy模块m 接收数据码流，从而基于所有接收的数据码流生成第二开销帧，基于第二开销块生成第二码块流，并向mac芯片10发送该第二码块流。
[0278]
对于本技术实施例提供的第二种可能的实现方式，mac芯片10和phy芯片20上的配置信息可以不变，在phy芯片20基于配置信息对发送和接收到的数据进行处理即可，扩展灵活接口210和扩展灵活接口310仅仅视作传输的介质，不对数据进行处理。或者，也可以将phy芯片20上的配置信息中，与phy芯片30中的phy模块对应的部分标识为扩展灵活接口210，而在phy芯片30上保存另外的配置信息，指示该phy芯片30中的各phy模块对应的时隙，这样，也能够实现数据的有效传输。
[0279]
图16为本技术实施例提供的一种数据处理装置1600的结构示意图，所述数据处理装置1600位于灵活接口处或与灵活接口通信，该装置1600包括第一生成单元1601、编码单元1602和第二生成单元1603。该装置1600中，接口连接介质访问控制mac芯片，所述 mac芯片包括第一mac模块和第二mac模块。其中，第一生成单元1601，用于根据来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；编码单元1602，用于对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元1603，用于基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。
[0280]
在一些实现方式中，该装置1600还可以包括串行化单元和发送单元。其中，串行化单元，用于采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；
发送单元，用于将所述第一处理结果发送给第一物理层phy芯片。
[0281]
作为一个示例，该装置1600还可以包括：接收单元、解串行单元和分配单元。其中，接收单元，用于从所述第一phy芯片接收第二处理结果；解串行单元，用于采用所述serdes 对所述第二处理结果进行解串行处理，获得的第二码块流；分配单元，用于根据所述第二码块流中的第二开销帧，将所述第二码块流中的数据码块分配到所述mac芯片对应的多个mac模块。
[0282]
在一些实现方式中，该装置1600还可以包括扰码单元、串行化单元和发送单元。其中，扰码单元，用于采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；串行化单元，用于采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获得第三处理结果；发送单元，用于将所述第三处理结果发送给第一物理层phy芯片。
[0283]
在一些实现方式中，mac芯片还包括多个端口，多个端口中的每个端口通过对应的适配子层rs和对应的mac模块进行通信，该装置还可以包括处理单元。该处理单元，用于采用rs将对应的mac模块发送的mac帧流处理为数据码流；或者，该处理单元，用于采用rs将所述接口接收的数据码流处理为mac帧流发送给对应的mac模块。
[0284]
可以理解的是，图16所示的装置1600的各种具体实施例方式，可以参见图7所示的方法100中各实施例的介绍，本实施例不再赘述。
[0285]
图17为本技术实施例提供的一种数据处理装置1700的结构示意图，所述数据处理装置1700位于灵活接口处或与灵活接口通信，该装置1700包括：第一生成单元1701、编码单元1702和第二生成单元1703。该装置1700中，接口连接第一物理层phy模块和第二 phy模块。其中，第一生成单元1701，用于根据来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；编码单元1702，用于对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元1703，用于基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。
[0286]
在一些实现方式中，该装置1700还可以包括串行化单元和发送单元。其中，串行化单元，用于采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；发送单元，用于将所述第一处理结果发送给介质访问控制mac芯片。
[0287]
作为一个示例，该装置1700还可以包括：接收单元、解串行单元和分配单元。其中，接收单元，用于从所述mac芯片接收第二处理结果；解串行单元，用于采用所述serdes 对所述第二处理结果进行解串行处理，获得的第二码块流，所述第二码块流包括第二开销帧、第三数据码块和第四数据码块；分配单元，用于根据所述第二开销帧，将所述第三数据码块和所述第四数据码块分别分配到所述第一phy模块和第二phy模块。
[0288]
在一些实现方式中，该装置1700还可以包括扰码单元、串行化单元和发送单元。其中，扰码单元，用于采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；串行化单元，用于采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获得第三处理结果；发送单元，用于将所述第三处理结果发送给介质访问控制mac 芯片。
[0289]
在一些实现方式中，第一phy模块和第二phy模块可以属于第一phy芯片；或者，第
一phy模块属于第一phy芯片，第二phy模块属于第二phy芯片，第一phy芯片和第二phy芯片通过扩展的接口连接。
[0290]
可以理解的是，图17所示的装置1700的各种具体实施例方式，可以参见图10所示的方法200中各实施例的介绍，本实施例不再赘述。
[0291]
图18为本技术实施例提供的一种数据处理装置1800的结构示意图，所述数据处理装置1800位于灵活接口处或与灵活接口通信，该装置1800包括：第一生成单元1801、编码单元1802和第二生成单元1803。该装置1800中，接口连接介质访问控制mac芯片，所述mac芯片包括第一mac模块和第二mac模块。其中，第一生成单元1801，用于生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；编码单元1802，用于对来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元1803，用于基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。
[0292]
可以理解的是，图18所示的装置1800的各种具体实施例方式，可以参见图11所示的方法300中s301～s303对应各种实现方式的介绍，本实施例不再赘述。
[0293]
图19为本技术实施例提供的一种数据处理装置1900的结构示意图，所述数据处理装置1900位于灵活接口处或与灵活接口通信，该装置1900包括：获取单元1901、确定单元 1902和分配单元1903。该装置1900中，接口连接介质访问控制mac芯片，所述mac 芯片包括第一mac模块和第二mac模块。其中，获取单元1901，用于从物理层phy芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；确定单元1902，用于根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；分配单元1903，用于根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一mac模块和所述第二 mac模块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。
[0294]
可以理解的是，图19所示的装置1900的各种具体实施例方式，可以参见图12所示的方法400中s407对应各种实现方式的介绍，本实施例不再赘述。
[0295]
图20为本技术实施例提供的一种数据处理装置2000的结构示意图，所述数据处理装置2000位于灵活接口处或与灵活接口通信，所述装置2000包括：第一生成单元2001、编码单元2002和第二生成单元2003。该装置2000中，接口连接物理层phy芯片，所述phy 芯片包括第一phy模块和第二phy模块。其中，第一生成单元2001，用于生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；编码单元2002，用于对来自所述第一 phy模块的第一数据码流和来自所述第二phy模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元2003，用于基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。
[0296]
可以理解的是，图20所示的装置2000的各种具体实施例方式，可以参见图12所示的方法400中s401～s403对应各种实现方式的介绍，本实施例不再赘述。
[0297]
图21为本技术实施例提供的一种数据处理装置2100的结构示意图，所述数据处理装置2100位于灵活接口处或与灵活接口通信，所述装置2100包括：获取单元2101、确定单元2102和分配单元2103。该装置2100中，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块。其中，获取单元2101，用于从介质访问控制mac芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；确定单元2102，用于根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；分配单元2103，用于根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一phy模块和所述第二 phy模块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。
[0298]
可以理解的是，图21所示的装置2100的各种具体实施例方式，可以参见图11所示的方法300中s307对应各种实现方式的介绍，本实施例不再赘述。
[0299]
上述装置1800、装置1900、装置2000以及装置2100中任意一种实现方式中，通过接口连接的mac芯片和phy芯片中，mac模块和phy模块可以是一一对应的。第一开销帧可以包括用于表征该帧为开销帧的指示信息，该指示信息可以为下述信息中的一个或多个：同步头sh字段、0x4b字段和0x5字段，其中，sh字段的取值为10。
[0300]
此外，本技术实施例还提供了一种网络设备2200，参见图22所示。该网络设备2200 包括第一通信接口2201、第二通信接口2202和处理器2203。其中，第一通信接口2201 用于执行前述各实施例中网络设备执行的接收操作；第二通信接口2201用于执行前述各实施例中网络设备执行的发送操作；处理器2203用于执行上述各实施例中网络设备执行的除了接收操作和发送操作以外的其他操作。
[0301]
此外，本技术实施例还提供了一种网络设备2300，参见图23所示。该网络设备2300 包括与存储器2301通信的处理器2302。其中，存储器2301包括计算机可读指令；处理器 2302用于执行所述计算机可读指令，使得该网络设备2300执行以上图7、图10、图11或图12所示实施例中的方法。
[0302]
上述实施例中，处理器可以是中央处理器(英文：central processing unit，缩写：cpu)，网络处理器(英文：network processor，缩写：np)或者cpu和np的组合。处理器还可以是专用集成电路(英文：application-specific integrated circuit，缩写：asic)，可编程逻辑器件(英文：programmable logic device，缩写：pld)或其组合。上述pld可以是复杂可编程逻辑器件(英文：complex programmable logic device，缩写：cpld)，现场可编程逻辑门阵列(英文：field-programmable gate array，缩写：fpga)，通用阵列逻辑(英文： generic array logic,缩写：gal)或其任意组合。处理器可以是指一个处理器，也可以包括多个处理器。存储器可以包括易失性存储器(英文：volatile memory)，例如随机存取存储器(英文：random-access memory，缩写：ram)；存储器也可以包括非易失性存储器(英文：non-volatile memory)，例如只读存储器(英文：read-only memory，缩写：rom)，快闪存储器(英文：flash memory)，硬盘(英文：hard disk drive，缩写：hdd)或固态硬盘 (英文：solid-state drive，缩写：ssd)；存储器还可以包括上述种类的存储器的组合。存储器可以是指一个存储器，也可以包括多个存储器。在一个具体实施方式中，存储器中存储有计算机程序或指令，所述计算机程序或指令包括多个软件模块，例如发送模块，处理模块和接收模块。处理器执行各个软件模块后可以按照各个软件模块的指示进行相应的操作。在本实施
例中，一个软件模块所执行的操作实际上是指处理器根据所述软件模块的指示而执行的操作。处理器执行存储器中的计算机程序或指令后，可以按照所述计算机程序或指令的指示，执行数据处理方法中的全部操作。
[0303]
此外，本技术实施例还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序或指令，当其在计算机上运行时，使得所述计算机执行以上图7、图10、图11或图12所示实施例中的所述方法。
[0304]
此外，本技术实施例还提供了计算机程序产品，包括计算机程序或计算机可读指令，当所述计算机程序或所述计算机可读指令在计算机上运行时，使得计算机执行前述图7、图10、图11或图12所示实施例中的所述方法。
[0305]
申请实施例中提到的“第一phy芯片”、“第一mac模块”等名称中的“第一”只是用来做名字标识，并不代表顺序上的第一。该规则同样适用于“第二”等。
[0306]
通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到上述实施例方法中的全部或部分步骤可借助软件加通用硬件平台的方式来实现。基于这样的理解，本技术的技术方案可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如只读存储器(英文：read-only memory，rom)/ram、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者诸如路由器等网络通信设备)执行本技术各个实施例或者实施例的某些部分所述的方法。
[0307]
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例和设备实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的设备及系统实施例仅仅是示意性的，其中作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
[0308]
以上所述仅是本技术的优选实施方式，并非用于限定本技术的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。

技术特征：
1.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于基于从介质访问控制mac芯片中对应的多个mac模块接收的数据码流，生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据所述第一开销帧，将所述数据码块分配到对应的时隙，生成第一码块流，所述第一码块流包括所述第一开销帧和多个数据码块。2.根据权利要求1所述的接口，其特征在于，所述第一开销帧包括一个时隙周期内各个时隙对应的mac模块的速率和mac模块的标识。3.根据权利要求2所述的接口，其特征在于，所述分配单元，具体用于：根据所述第一开销帧中携带的各个时隙对应的mac模块的标识，将每个mac模块对应的数据码块填充到该mac模块的标识对应的时隙；根据填充完成的多个数据码块和所述第一开销帧，生成所述第一码块流。4.根据权利要求1-3任一项所述的接口，其特征在于，当第一时隙对应第一mac模块和第二mac模块时，所述第一开销帧还包括第一指示信息，所述第一指示信息用于指示所述第一时隙被多个mac模块复用。5.根据权利要求4所述的接口，其特征在于，所述第一开销帧还包括扩展开销块，所述扩展开销块中包括所述第一时隙的标识、所述第一mac模块的速率、所述第一mac模块的标识、所述第二mac模块的速率和所述第二mac模块的标识。6.根据权利要求4所述的接口，其特征在于，所述第一开销帧中所述第一时隙对应的字段，在第一时隙周期内携带所述第一mac模块的速率和所述第一mac模块的标识，在第二时隙周期内携带所述第二mac模块的速率和所述第二mac模块的标识，在第三时隙周期内携带所述第一mac模块的速率和所述第一mac模块的标识，在第四时隙周期内携带所述第二mac模块的速率和所述第二mac模块的标识，所述第一时隙周期和所述第二时隙周期相邻，所述第二时隙周期和所述第三时隙周期相邻，所述第三时隙周期和所述第四时隙周期相邻。7.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一码块流中的第一开销帧，将所述第一码块流中的数据码块分配到对应的介质访问控制mac模块，所述第一码块流为所述接口从物理层phy芯片接收的。8.根据权利要求7所述的接口，其特征在于，每个mac模块对应的数据码块在所述第一码块流中的填充频率根据该mac模块的速率和每个时隙对应的等效带宽确定。9.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于基于从物理层phy芯片中对应的多个phy模块接收的数据码流，生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据所述第一开销帧，将所述数据码块分配到对应的时隙，生成第一码块流，所述第一码块流包括所述第一开销帧和多个数据码块。10.根据权利要求9所述的接口，其特征在于，所述第一开销帧包括一个时隙周期内各个时隙对应的phy模块的速率和phy模块的标识。11.根据权利要求10所述的接口，其特征在于，所述分配单元，具体用于：
根据所述第一开销帧中携带的各个时隙对应的phy模块的标识，将每个phy模块对应的数据码块填充到该phy模块的标识对应的时隙；根据填充完成的多个数据码块和所述第一开销帧，生成所述第一码块流。12.根据权利要求9-11任一项所述的接口，其特征在于，所述接口支持的总带宽等于所述phy芯片的总带宽。13.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一码块流中的第一开销帧，将所述第一码块流中的数据码块分配到第一物理层phy芯片对应的phy模块，所述第一码块流为所述接口从介质访问控制mac芯片接收到的。14.根据权利要求13所述的接口，其特征在于，所述第一phy芯片还包括第一扩展的接口，所述第一扩展的接口，用于和第二phy芯片的第二扩展的接口通信，所述第二phy芯片包括多个phy模块。15.根据权利要求14所述的接口，其特征在于，所述分配单元，具体用于：按照所述第一码块流中的第一开销帧，将所述第一码块流中的部分数据码块分配到所述第一phy芯片对应的phy模块；按照所述第一码块流中的第一开销帧，将所述第一码块流中的另一部分数据码块通过所述第一扩展的接口和所述第二扩展的接口，分配到所述第二phy芯片对应的phy模块。16.根据权利要求14或15所述的接口，其特征在于，所述接口支持的总带宽等于所述第一phy芯片的总带宽和所述第二phy芯片的总带宽之和。17.根据权利要求1-16任一项所述的接口，其特征在于，所述第一开销帧包括的开销块个数根据第一码块流的一个时隙周期包括的时隙个数确定。18.根据权利要求1-17任一项所述的接口，其特征在于，所述第一开销帧还包括下述信息中的任意一个或多个：第二指示信息，所述第二指示信息用于表征所述第一开销帧；时隙状态标识reset信息，所述reset信息用于表征所述时隙状态为默认状态或协商状态；远端phy故障告警rpf指示位；和本端phy故障lpf指示位。19.根据权利要求18所述的接口，其特征在于，所述第二指示信息包括下述信息中的一个或多个：同步头sh字段、0x4b字段和0x5字段，其中，sh字段的取值为10。20.根据权利要求18或19所述的接口，其特征在于，所述第一开销帧还包括下述信息中的一个或多个：循环冗余码校验crc信息、所述接口支持的总带宽和保留字段。21.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据配置信息，将所述数据码块分配到对应的时隙，生成第一码块流，所述配置信息用于指示介质访问控制mac芯片中的mac模块和时隙的对应关系，所述第一码块流包括所述第一开销帧和多个数据码块，所述第一开销帧用于指示所述第一码块流
的起始位置。22.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一开销帧，确定第一码块流中的数据码块的位置，并根据配置信息，将所述第一码块流中的数据码块分配到介质访问控制mac芯片对应的mac模块，所述mac芯片中保存所述配置信息，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系，所述第一码块流为所述接口从物理层phy芯片接收的。23.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据配置信息，将所述数据码块分配到对应的时隙，生成第一码块流，所述配置信息用于指示物理层phy芯片中的phy模块和时隙的对应关系，所述第一码块流包括所述第一开销帧和多个数据码块，所述第一开销帧用于指示所述第一码块流的起始位置。24.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一开销帧，确定第一码块流中的数据码块的位置，并根据配置信息，将所述第一码块流中的数据码块分配到物理层phy芯片对应的phy模块，所述phy芯片中保存所述配置信息，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系，所述第一码块流为所述接口从介质访问控制mac芯片接收的。25.根据权利要求21-24任一项所述的接口，其特征在于，所述mac芯片中的mac模块和所述phy芯片中的phy模块一一对应。26.根据权利要求21-25任一项所述的接口，其特征在于，所述第一开销帧包括用于表征该帧为开销帧的指示信息，所述指示信息为下述信息中的一个或多个：同步头sh字段、0x4b字段和0x5字段，其中，sh字段的取值为10。27.根据权利要求1-26任一项所述的接口，其特征在于，所述mac芯片中所有mac模块的速率之和小于或等于所述接口支持的总带宽。28.根据权利要求27所述的接口，其特征在于，所述mac芯片中包括的mac模块的数量大于或等于所述phy芯片中包括的phy模块的数量。29.根据权利要求1-28任一项所述的接口，其特征在于，码块流的一个时隙周期包括的时隙个数为所述接口连接的物理层phy芯片包括的phy模块的个数的正整数倍。30.根据权利要求1-29任一项所述的接口，其特征在于，每个时隙对应的等效带宽为所述接口支持的总带宽除以码块流一个时隙周期所包括的时隙个数。31.根据权利要求1-30任一项所述的接口，其特征在于，当所述接口支持的总带宽小于40千兆比特/秒时，所述接口中的编码单元按照ieee 802.3中第49条的方式进行64b/66b编码。32.根据权利要求1-30任一项所述的接口，其特征在于，当所述接口支持的总带宽大于或等于40千兆比特/秒时，所述接口中的编码单元按照ieee 802.3中第82条的方式进行64b/66b编码。33.一种数据处理方法，其特征在于，接口连接介质访问控制mac芯片，所述mac芯片包
括第一mac模块和第二mac模块，所述方法包括：根据来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。34.根据权利要求33所述的方法，其特征在于，还包括：采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；将所述第一处理结果发送给第一物理层phy芯片。35.根据权利要求34所述的方法，其特征在于，还包括：从所述第一phy芯片接收第二处理结果；采用所述serdes对所述第二处理结果进行解串行处理，获得的第二码块流；根据所述第二码块流中的第二开销帧，将所述第二码块流中的数据码块分配到所述mac芯片对应的多个mac模块。36.根据权利要求33所述的方法，其特征在于，还包括：采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获得第三处理结果；将所述第三处理结果发送给第一物理层phy芯片。37.根据权利要求33-36任一项所述的方法，其特征在于，所述mac芯片还包括多个端口，所述多个端口中的每个端口通过对应的适配子层rs和对应的mac模块进行通信，所述方法还包括：采用rs将对应的mac模块发送的mac帧流处理为数据码流；或者，采用rs将所述接口接收的数据码流处理为mac帧流发送给对应的mac模块。38.一种数据处理方法，其特征在于，接口连接第一物理层phy模块和第二phy模块，所述方法包括：根据来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。39.根据权利要求38所述的方法，其特征在于，还包括：采用串行解串器serdes对所述第一码块流进行串行化处理，获得第一处理结果；
将所述第一处理结果发送给介质访问控制mac芯片。40.根据权利要求39所述的方法，其特征在于，还包括：从所述mac芯片接收第二处理结果；采用所述serdes对所述第二处理结果进行解串行处理，获得的第二码块流，所述第二码块流包括第二开销帧、第三数据码块和第四数据码块；根据所述第二开销帧，将所述第三数据码块和所述第四数据码块分别分配到所述第一phy模块和第二phy模块。41.根据权利要求38所述的方法，其特征在于，还包括：采用扰码处理单元对所述第一码块流进行扰码，得到更新后的第一码块流；采用串行解串器serdes对所述更新后的第一码块流进行串行化处理，获得第三处理结果；将所述第三处理结果发送给介质访问控制mac芯片。42.根据权利要求38-41任一项所述的方法，其特征在于，所述第一phy模块和所述第二phy模块属于第一phy芯片；或者，所述第一phy模块属于第一phy芯片，所述第二phy模块属于第二phy芯片，所述第一phy芯片和所述第二phy芯片通过扩展的接口连接。43.一种数据处理方法，其特征在于，接口连接介质访问控制mac芯片，所述mac芯片包括第一mac模块和第二mac模块，所述方法包括：生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；对来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。44.一种数据处理方法，其特征在于，接口连接介质访问控制mac芯片，所述mac芯片包括第一mac模块和第二mac模块，所述方法包括：从物理层phy芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一mac模块和所述第二mac模块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。45.一种数据处理方法，其特征在于，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，所述方法包括：生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；对来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数
据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。46.一种数据处理方法，其特征在于，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，所述方法包括：从介质访问控制mac芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一phy模块和所述第二phy模块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。47.根据权利要求43-46任一项所述的方法，其特征在于，通过接口连接的mac芯片和phy芯片中，mac模块和phy模块一一对应。48.根据权利要求43-47任一项所述的方法，其特征在于，所述第一开销帧包括用于表征该帧为开销帧的指示信息，所述指示信息为下述信息中的一个或多个：同步头sh字段、0x4b字段和0x5字段，其中，sh字段的取值为10。49.一种数据处理装置，其特征在于，接口连接介质访问控制mac芯片，所述mac芯片包括第一mac模块和第二mac模块，所述装置包括：第一生成单元，用于根据来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；编码单元，用于对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。50.一种数据处理装置，其特征在于，接口连接第一物理层phy模块和第二phy模块，所述装置包括：第一生成单元，用于根据来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；编码单元，用于对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。51.一种数据处理装置，其特征在于，接口连接介质访问控制mac芯片，所述mac芯片包括第一mac模块和第二mac模块，所述装置包括：
第一生成单元，用于生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；编码单元，用于对来自所述第一mac模块的第一数据码流和来自所述第二mac模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。52.一种数据处理装置，其特征在于，接口连接介质访问控制mac芯片，所述mac芯片包括第一mac模块和第二mac模块，所述装置包括：获取单元，用于从物理层phy芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；确定单元，用于根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；分配单元，用于根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一mac模块和所述第二mac模块，所述配置信息用于指示所述mac芯片中的mac模块和时隙的对应关系。53.一种数据处理装置，其特征在于，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，所述装置包括：第一生成单元，用于生成第一开销帧，所述第一开销帧用于指示码块流的起始位置；编码单元，用于对来自所述第一phy模块的第一数据码流和来自所述第二phy模块的第二数据码流分别进行编码，得到第一数据码块和第二数据码块；第二生成单元，用于基于所述第一开销帧和配置信息，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块和所述第二时隙中插入的所述第二数据码块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。54.一种数据处理装置，其特征在于，接口连接物理层phy芯片，所述phy芯片包括第一phy模块和第二phy模块，所述装置包括：获取单元，用于从介质访问控制mac芯片获得第一码块流，所述第一码块流包括第一开销帧、第一时隙中插入的第一数据码块和第二时隙中插入的第二数据码块；确定单元，用于根据所述第一开销帧，确定所述第一码块流中的数据码块的起始位置；分配单元，用于根据配置信息，将所述第一码块流中的所述第一数据码块和所述第二数据码块分别分配到所述第一phy模块和所述第二phy模块，所述配置信息用于指示所述phy芯片中的phy模块和时隙的对应关系。55.一种网络设备，其特征在于，包括：与存储器通信的处理器，所述处理器用于执行所述存储器中包括的计算机可读指令，使得所述网络设备执行权利要求33-48任一项所述的方法。56.一种计算机可读存储介质，其特征在于，包括程序或指令，当其被处理器执行时实现如权利要求33-48任一项所述的方法。57.一种计算机程序产品，其特征在于，包括计算机程序，所述计算机程序被处理器执行时实现权利要求33-48任一项所述的方法。

技术总结
本申请实施例公开了一种接口、数据处理方法、装置及网络设备，该接口能够被PHY芯片中的多个PHY模块和MAC芯片中的多个MAC模块共享，利用时隙和PHY模块之间的关系以及时隙和MAC模块之间的关系，通过每个方向对应的一条物理通道实现PHY芯片和MAC芯片之间多种不同速率的数据码流传输，不仅无需占用大量的芯片管脚和电路板面积，而且解决了现有的串行化MII无法兼容多种不同速率以及无法实现多个PHY模块和多个MAC模块共享的问题，实现了PHY芯片和MAC芯片之间多种不同速率的数据码流有序传输的效果。的效果。的效果。


技术研发人员：刘永志 何向 张琴
受保护的技术使用者：华为技术有限公司
技术研发日：2020.11.30
技术公布日：2022/3/7