包括无源器件的叠层封装的制作方法

1.本公开总体涉及半导体封装技术，更具体地涉及包括无源器件的叠层封装装置。


背景技术：

2.半导体封装用于各种电子应用装置。半导体封装能够用于个人计算机、移动电话、照相机等。由于电子产品和半导体封装要求高速操作和大容量数据处理，因此将多个半导体管芯封装到一个半导体封装中的需求日益增加。随着多个半导体管芯嵌入半导体封装，已经尝试了半导体管芯彼此三维地层叠的结构。为了改善半导体封装的电特性，已经尝试在半导体封装中布置无源器件。正在尝试在有限尺寸的半导体封装内增加更多数量的无源器件。


技术实现要素：

3.根据本公开的一个方面的叠层封装可以包括：封装基板；下叠层，所述下叠层包括层叠在所述封装基板上以在垂直方向上形成之字形的下管芯；上叠层，所述上叠层包括上管芯，所述上管芯在偏移方向上顺序偏移地层叠同时提供下行阶梯形状的第一上侧，所述上管芯中的最上上管芯的第一端比所述下叠层的第一下侧在水平方向上突出得更远；以及第一无源器件，所述第一无源器件设置在所述封装基板上并且与所述第一下侧间隔开，并且设置在所述封装基板的第一部分和所述第一上侧之间。
4.根据本公开的一个方面的叠层封装可以包括：封装基板；第一无源器件和第二无源器件，所述第一无源器件和所述第二无源器件设置在所述封装基板上以彼此间隔开；下叠层，所述下叠层设置在所述第一无源器件和所述第二无源器件之间，并且包括垂直层叠并且提供第一下侧和第二下侧的下管芯；以及上叠层，所述上叠层包括最下上管芯、中间上管芯和最上上管芯，所述最下上管芯具有与所述第二无源器件部分地重叠的第二端，所述最上上管芯具有与所述第一无源器件部分地重叠的第一端，所述最下上管芯、所述中间上管芯和所述最上上管芯以阶梯形状顺序地层叠。
附图说明
5.图1和图2是示出根据一个实施方式的叠层封装的示意性截面图。
6.图3是示出图1的叠层封装的下叠层的形状的示意性截面图。
7.图4是示出图2的叠层封装的第一子叠层的形状的示意性截面图。
8.图5是示出图2的叠层封装的下叠层的形状的示意性截面图。
9.图6是示出图1的叠层封装的下叠层和上叠层的形状的示意性截面图。
10.图7是示出包括图1的叠层封装的第一无源器件的放大部分的示意性截面图。
11.图8是示出包括图1的叠层封装的第二无源器件的放大部分的示意性截面图。
12.图9是示出图1的叠层封装的第一无源器件和第二无源器件的布置形状的示意性平面图。
13.图10和图11是示出根据一个实施方式的叠层封装的示意性截面图。
14.图12是示出采用包括根据一个实施方式的封装的存储卡的电子系统的框图。
15.图13是示出包括根据一个实施方式的封装的电子系统的框图。
具体实施方式
16.本文使用的术语可以对应于考虑其在所呈现的实施方式中的功能而选择的词语，并且根据实施方式所属领域的普通技术，可以对术语的含义进行不同解释。如果详细定义，则可以根据定义来解释术语。除非另有定义，否则本文使用的术语(包括技术和科学术语)与实施方式所属领域的普通技术人员通常理解的含义相同。
17.应当理解，尽管术语“第一”、“第二”、“第三”等可以在本文中用来描述各种装置，但是这些装置应当受到这些术语的限制。这些术语仅用于区分一个装置与另一个装置，而不用于指示装置的特定顺序或数量。
18.半导体装置可以包括半导体基板或者层叠有多个半导体基板的结构。半导体装置可以表示半导体封装结构，其中封装了层叠有半导体基板的结构。半导体基板可以表示集成有电子元器件的半导体晶片、半导体管芯或半导体芯片。半导体芯片可以表示集成有存储器集成电路(例如，动态随机存取存储器(dram)电路、静态随机存取存储器(sram)电路、nand型闪存电路、nor型闪存电路、磁性随机存取存储器(mram)电路、电阻式随机存取存储器(reram)电路、铁电随机存取存储器(feram)电路或相变随机存取存储器(pcram))电路的存储器芯片、逻辑电路集成在半导体基板中的逻辑管芯或asic芯片、或处理器(例如，应用处理器(ap)、图形处理单元(gpu)、中央处理单元(cpu)或芯片上系统(soc))。半导体装置可以用于信息通信系统(例如，移动电话、与生物技术或医疗保健相关联的电子系统或可穿戴电子系统)。半导体封装可以应用于物联网(iot)。
19.在整个说明书中，相同的附图标记表示相同的装置。即使参照附图可能没有提及或描述某个附图标记，也可以参照另一附图提及或描述该附图标记。此外，即使附图中可能没有示出某个附图标记，也可以在另一附图中示出该附图标记。
20.图1和图2是示出根据一个实施方式的叠层封装10的示意性截面图。图1示出了沿着穿过叠层封装10的第一无源器件610和第二无源器件620的切割线x1-x1’的示意性截面形状。图2示出了沿着穿过叠层封装10的第一结合线810和第二结合线820的切割线x2-x2’的示意性截面形状。
21.参照图1，叠层封装10可以包括封装基板200、下叠层300、上叠层400、封装层500和第一无源器件610。参照图2，叠层封装10还可以包括连接构件，例如第一结合线810和第二结合线820。叠层封装10还可以包括设置在下叠层300和封装基板200之间的控制器管芯710。封装层500可以形成为保护层，其在覆盖封装基板200的同时覆盖并且封装下叠层300和上叠层400。封装层500可以由环氧模塑料(emc)形成。
22.下叠层300可以包括下管芯301，并且上叠层400可以包括上管芯401。控制器管芯710可以是集成有控制下管芯301和上管芯401的逻辑电路的集成半导体管芯。为了确保放置控制器管芯710的空间，可以引入支撑件730。支撑件730可以设置在控制器管芯710周围，以在提升下叠层300的同时支撑下叠层300。可以以虚拟管芯或介电块的形式引入支撑件730。
23.支撑件730可以通过第三粘合层731结合到封装基板200。控制器管芯710可以通过导电内部连接器711连接到封装基板200。导电内部连接器711可以包括诸如凸块的导电构件。下叠层300可以通过第四粘合层735结合到控制器管芯710和支撑件730。
24.叠层封装10还可以包括第二无源器件620。第二无源器件620可以是与第一无源器件610不同类型的器件。无源器件610和620中的每一个可以包括电容器、寄存器或电感器。可以将无源器件610和620引入叠层封装10中，作为提供诸如去耦合、滤波、谐振衰减或电压调节等功能的器件。第一无源器件610可以包括电容器，并且第二无源器件620可以包括电阻器。无源器件610和620可以有助于改善叠层封装10的电特性并改善信号特性的可靠性。
25.下叠层300可以具有多个下管芯301基本上彼此垂直层叠的结构。上叠层400可以具有多个上管芯401基本上彼此垂直层叠的结构。层叠的下管芯301的数量可以与层叠的上管芯401的数量相同。在一个实施方式中，层叠的下管芯301的数量可以不同于层叠的上管芯401的数量。层叠有下管芯301的结构可以不同于层叠有上管芯401的结构。
26.下管芯301和上管芯401可以是彼此具有相同的形状和功能的半导体管芯。下管芯301和上管芯401可以是存储器半导体管芯。在一个实施方式中，下管芯301和上管芯401可以是不同类型的半导体管芯。
27.下叠层300可以包括第一子叠层311和第二子叠层331。第二子叠层331可以垂直层叠在第一子叠层311上。第一粘合层350可以被引入到第二子叠层331和第一子叠层311之间的界面，同时将第二子叠层331结合到第一子叠层311。第一子叠层311和第二子叠层331可以具有基本相同的形状。第一子叠层311和第二子叠层331可以层叠成在垂直方向上彼此对齐。第二子叠层331可以层叠成与第一子叠层311完全重叠。
28.还可以在第一子叠层311和第二子叠层331上层叠附加的子叠层。
29.图3是示出图1的下叠层300的形状的示意性截面图。
30.参照图3，多个下管芯301可以基本上彼此垂直层叠以配置下叠层300。下管芯301可以彼此层叠，同时在垂直方向上形成之字形。下管芯301可以层叠成在垂直方向上交替层叠。下叠层300提供彼此相对的第一下侧308和第二下侧309。第一下侧308和第二下侧309可以形成为凹凸侧或锯齿侧或交错侧。
31.图4是示出图2的第一子叠层311的形状的示意性截面图。
32.参照图4和图2，构成下叠层300的第一子叠层311可以包括第一下管芯310和第二下管芯320。在一个实施方式中，还可以在第二下管芯320上设置附加的下管芯。下管芯301中的每一个可以在边缘部分包括下接合焊盘303。下接合焊盘303可以是图2的第二结合线820所结合的连接构件。
33.第二下管芯320可以设置在与第一下管芯310相比在第二偏移方向d2上移动了预定距离的位置。在一个实施方式中，第二下管芯320可以设置在与第一下管芯310相比在第二偏移方向d2上水平移动了预定距离的位置。第二下管芯320可以偏移地层叠在第一下管芯310上。第二下管芯320可以偏移地层叠在第一下管芯310上，同时暴露第一下管芯310的第一下接合焊盘313。
34.图5是示出图2的下叠层300的形状的示意性截面图。
35.参照图5，第二子叠层331可以层叠在第一子叠层311上。第二子叠层331可以层叠而在垂直方向上与第一子叠层311基本上完全对齐。第二子叠层331的第二边缘e2可以在垂
直方向上与第一子叠层311的第一边缘e1对齐。第二子叠层331可以具有与第一子叠层311相同的形状。第三下管芯330可以设置在第一子叠层311上，以与第一下管芯310基本上完全重叠。第四下管芯340可以设置成与第二下管芯320基本上完全重叠。第四下管芯340可以在第二偏移方向d2上从第三下管芯330偏移的位置偏移地层叠在第三下管芯330上。
36.第二子叠层331叠加在第一子叠层311上的下叠层300的结构可以包括下管芯301交替层叠同时在基本垂直的方向上形成之字形的结构。这种之字形叠层结构可以用于将第二结合线820连接到下管芯301中的每一个。
37.第二结合线820可以形成为将下管芯301的下接合焊盘303电连接到封装基板200。封装基板200可以包括第一接合指211和第二接合指212。第二结合线820可以将下接合焊盘303电连接到第二接合指212。第二结合线820可以延伸以将第二下接合焊盘323连接到第一下接合焊盘313，并且进一步连接到第二接合指212。
38.在下叠层300的之字形叠层结构中，第二下管芯320层叠在第一下管芯310上。第二下管芯320在第二偏移方向d2上偏移地层叠，以暴露第一下管芯310的第一下接合焊盘313。第一下接合焊盘313暴露而没有被第二下管芯320覆盖，使得第二下管芯320不会干扰第二结合线820到第一下接合焊盘313的结合。
39.第二子叠层331的第三下管芯330可以与第一下管芯310基本上完全重叠。第三下管芯330可以定位成使得第三下管芯330的一部分与结合到第二下接合焊盘323的第二结合线820的部分820b重叠。因此，结合到第二下接合焊盘323的第二结合线820的部分820b可能由于受到第三下管芯330挤压而变形或损坏。为了防止这种损坏，将第一粘合层350引入第二下管芯320和第三下管芯330之间。第一粘合层350确保第二下管芯320和第三下管芯330之间的间隙，从而能够防止第二结合线820的部分820b受到第三下管芯330损坏。为此，第一粘合层350可以形成为具有厚度t1，该厚度t1比由结合到第二下接合焊盘323的第二结合线820的部分820b形成的环高更厚。
40.第一粘合层350可以形成为比用于结合除第二下管芯320之外的其它下管芯301的第二粘合层355更厚。第一粘合层350可以形成为具有比第二粘合层355的厚度t2更厚的厚度t1。可以引入第二粘合层355，作为将第一下管芯310和第二下管芯320彼此结合的层。可以无需确保第一下管芯310和第二下管芯320之间的用于第二结合线820的间隙。因此，可以以比第一粘合层350更薄的厚度t2引入第二粘合层355。
41.第二下管芯320偏移地层叠在第一下管芯310上，以暴露第一下接合焊盘313，使得较薄的第二粘合层355能够引入到第二下管芯320和第一下管芯310之间，而不引入较厚的粘合层(例如，第一粘合层350)。第四下管芯340也偏移地层叠在第三下管芯330上，以暴露第三下接合焊盘333，使得较薄的第二粘合层355能够引入到第四下管芯340和第三下管芯330之间，而不引入较厚的粘合层(例如，第一粘合层350)。如上所述，因为较厚的第一粘合层350能够有限地仅引入到第一子叠层311和第二子叠层331之间，所以可以防止下叠层300的厚度t3过度增加。
42.第二结合线820的部分820b接合到第二下接合焊盘323，同时穿透到第一粘合层350中。第二结合线820的部分820b可以浸渍到第一粘合层350中。
43.图6是示出图1的叠层封装10的下叠层300和上叠层400相层叠的形状的示意性截面图。图6是示出省略了图1的第一无源器件和第二无源器件(图1的610和620)的形状的视
图。
44.参照图6，上叠层400设置在下叠层300上。多个上管芯401可以在第一偏移方向d1上顺序地移动并且偏移地层叠。第一偏移方向d1可以是与下管芯301偏移的第二偏移方向d2相反的方向。在一个实施方式中，第一偏移方向d1可以是与下管芯301偏移的第二偏移方向d2相反的水平方向。上管芯401中的每一个在第一偏移方向d1上偏移和移动的距离可以基本上与下管芯301中的每一个在第二偏移方向d2上移动的距离相同。上管芯401中的每一个在第一偏移方向d1上偏移的距离可以与第二下管芯320中的每一个在第二偏移方向d2上相对于第一下管芯310偏移的距离基本相同。
45.随着上管芯401在第一偏移方向d1上顺序地层叠，可以形成具有阶梯形状的上叠层400。上叠层400可以具有第一上侧408，其具有朝着封装基板200下降的下行阶梯形状。上叠层400可以具有在第一上侧408的相对侧的第二上侧409，其具有上行阶梯形状。第二上侧409可以具有与第一上侧408相反或颠倒的形状。
46.上管芯401中的最上上管芯440的第一端440e可以突出到下叠层300的第一下侧308之外。在一个实施方式中，上管芯401中的最上上管芯440的第一端440e可以在水平方向上比下叠层300的第一下侧308突出得更远。上管芯401中的最下上管芯410的第二端410e还可以突出到下叠层300的第二下侧309之外。第一中间上管芯420和第二中间上管芯430可以层叠在最下上管芯410和最上上管芯440之间。在一个实施方式中，三个或更多个上管芯可以层叠在最下上管芯410和最上上管芯440之间。
47.连同图2参照图6，上叠层400具有第一上侧408和第二上侧409。第二上侧409可以具有上行阶梯形状，并且上行阶梯形状可以暴露上管芯401中的每一个的上接合焊盘403。第一结合线810可以形成为将上接合焊盘403电连接到封装基板200的第一接合指211。第一结合线810中的每一条可以通过阶梯结构将暴露的上接合焊盘403彼此连接。
48.第五粘合层455可以引入上管芯401之间，以将上管芯401彼此结合。可以作为与第二粘合层355厚度基本相同的粘合层引入第五粘合层455。上叠层400的上管芯401以顺序阶梯形状层叠，以暴露如图2所示的上接合焊盘403，从而可以不引入较厚的粘合层(例如，第一粘合层350)。上叠层400的厚度t4能够最小化，因为上管芯401中的每一个采用较薄的第五粘合层455接合。
49.图7是示出包括图1的叠层封装10的第一无源器件610的放大部分的示意性截面图。
50.参照图7，第一无源器件610可以设置在封装基板200的第一部分201上。封装基板200的第一部分201可以指封装基板200的彼此面对的边缘部分中的一个边缘部分。第一无源器件610所连接的第三接合指213可以设置在封装基板200的第一部分201上。第一无源器件610可以通过第一导电粘合层651结合到第三接合指213。第一导电粘合层651可以包括焊接材料。第一无源器件610可以通过第一导电粘合层651电连接到封装基板200。
51.封装层500可以具有第一外侧501。第一外侧501可以是面向下叠层300的第一下侧308和上叠层400的第一上侧408的一侧。能够在封装层500的第一外侧501和下叠层300的第一下侧308之间以及上叠层400的第一上侧408和封装基板200的第一部分201之间确保第一空间618。第一无源器件610可以设置在第一空间618中。在一个实施方式中，第一无源器件610可以设置在第一空间618中，并且在水平方向上与下叠层300的第一下侧308间隔开。
52.第一无源器件610可以设置在封装基板200的第一部分201上，使得第一无源器件610的上端610t低于最上上管芯440的第一端440e。第一无源器件610可以设置在封装基板200的第一部分201上，使得第一无源器件610的一些部分与最上上管芯440的第一端440e重叠。因此，第一无源器件610能够设置在封装基板200上，同时抑制叠层封装10的宽度w或尺寸的增加。如果第一无源器件不与最上上管芯440的第一端440e重叠，并且位于最上上管芯440的第一端440e之外，则为了进一步确保将要设置第一无源器件的区域或空间可能会增加叠层封装的宽度。然而，因为第一无源器件610在叠层封装10中设置成使得第一无源器件610的一些部分与最上上管芯440的第一端440e重叠，所以叠层封装10的宽度w的增加能够显著最小化。最上上管芯440的第一端440e下方的重叠空间能够作为设置第一无源器件610的空间，使得叠层封装10的宽度w的增加能够显著最小化。
53.第一无源器件610的上端610t可以与最上上管芯440的第一端440e间隔开而不接触。最上上管芯440的第一端440e能够位于比第一无源器件610更高的位置，使得最上上管芯440的第一端440e能够与第一无源器件610的上端610t间隔开。因此，可以防止第一无源器件610的上端610t与最上上管芯440的第一端440e接触。此外，可以有效地防止第一无源器件610的上端610t与最上上管芯440的第一端440e接触并且受到损坏的缺陷。
54.图8是示出包括图1的叠层封装10的第二无源器件620的放大部分的示意性截面图。
55.参照图8，第二无源器件620可以设置在封装基板200的第二部分202上。第二无源器件620所连接的第四接合指214可以设置在封装基板200的第二部分202上。第二无源器件620可以通过第二导电粘合层652结合到第四接合指214。第二无源器件620可以通过第二导电粘合层652电连接到封装基板200。
56.封装层500的第二外侧502可以是面向下叠层300的第二下侧309和上叠层400的第二上侧409的一侧。封装层500的第二外侧502是与第一外侧(图7中的501)相对的一侧。能够在封装层500的第二外侧502和下叠层300的第二下侧309之间以及上叠层400的第二上侧409和封装基板200的第二部分202之间确保第二空间619。第二无源器件620可以设置在第二空间619中。在一个实施方式中，第二无源器件620可以设置在第二空间619中，并且在水平方向上与下叠层300的第二下侧309间隔开。
57.第二无源器件620可以设置在封装基板200的第二部分202上，使得上端620t低于最下上管芯410的第二端410e。第二无源器件620可以设置在封装基板200的第二部分201上，使得第二无源器件620的一部分与最下上管芯410的第二端410e重叠，并且第二无源器件620的上端620t可以与最下上管芯410的第二端410e间隔开而不接触。最下上管芯410的第二端410e可以位于比第二无源器件620更高的位置。因此，可以有效地防止第二无源器件620的上端620t与最下上管芯410的第二端410e接触，并且防止由于接触而导致的损坏缺陷。
58.第二无源器件620设置在叠层封装10中，使得第二无源器件620的一部分与最下上管芯410的第二端410e重叠。因此，由于第二无源器件620的布置，可以有效地抑制或基本上最小化叠层封装10的宽度w或尺寸的增加。如果第二无源器件不与最下上管芯410的第二端410e重叠并且位于最下上管芯410的第二端410e之外，则为了进一步确保设置第二无源器件的区域或空间可能会增加叠层封装的宽度。然而，因为第二无源器件620设置在叠层封装
10内部使得第二无源器件620的一部分与最下上管芯410的第二端410e重叠，所以叠层封装10的宽度w或尺寸的增加能够显著最小化。最下上管芯410的第二端410e下方的重叠空间能够作为设置第二无源器件620的空间，使得叠层封装10的宽度w的增加能够显著最小化。
59.共同参照图8和图7，因为最下上管芯410的第二端410e的位置低于最上上管芯440的第一端440e的位置，所以第二空间619的高度低于第一空间618的高度。为了将第二无源器件620设置在第二空间619中，第二无源器件620的厚度t6适于小于第一无源器件610的厚度t5。在一个实施方式中，可以引入电容器器件作为第一无源器件610，并且可以引入电阻器器件作为第二无源器件620。
60.图9是示出其中图1的第一无源器件610和第二无源器件620设置在封装基板200上的平面形状的示意性平面图。
61.参照图9和图1，第一接合指211可以在封装基板200的一侧布置成一列，并且第二接合指212可以在相对侧布置成一列。第二无源器件620可以设置在第一接合指211之间，并且第一无源器件610可以设置在第二接合指212之间。因为无源器件610和620设置在由接合指211和212形成的列之间，因此能够有效地确保其中无源器件610和620设置在封装基板200上的区域。因此，能够增加可以设置在叠层封装10中的无源器件610和620的数量。因此，能够改善叠层封装10的电特性。
62.同时，控制器管芯710可以设置在封装基板200的中心部分，并且支撑件730可以设置在控制器管芯710的两侧。因此，下叠层300由两侧的支撑件730以平衡的方式支撑，使得下叠层300和上叠层400能够由支撑件730稳定地支撑。
63.图10和图11是示出根据一个实施方式的叠层封装15的示意性截面图。图10示出了沿着穿过叠层封装15的第一无源器件1610和第二无源器件1620的切割线x3-x3’的示意性截面形状。图11示出了沿着穿过叠层封装15的第一结合线1810和第二结合线1820的切割线x4-x4’的示意性截面形状。
64.与图1和图2所示另一实施方式的叠层封装10不同，图10和图11所示的实施方式的叠层封装15可以具有未引入控制器管芯710和支撑件730的封装结构。图10和图11所示的与图1和图2中的元件相同或相似的元件可以理解为基本相同的元件。
65.参照图10和图11，叠层封装15可以包括封装基板1200、封装层1500、第一无源器件1610和第二无源器件1620、下叠层1300和上叠层1400。第一无源器件1610和第二无源器件1620可以设置在封装基板1200上，同时彼此间隔开。下叠层1300可以设置在第一无源器件1610和第二无源器件1620之间，并且可以在垂直方向上层叠，使得下管芯1301提供第一下侧1308和第二下侧1309。第二结合线1820可以连接到暴露于下叠层1300的第一下侧1308的下接合焊盘1303。
66.最下上管芯1410、中间上管芯1420和1430和最上上管芯1440可以以阶梯形状顺序地层叠，以配置上叠层1400。上叠层1400可以具有下行阶梯形状的第一上侧1408和上行阶梯形状的第二上侧1409。最下上管芯1410的第二端1410e可以与第二无源器件1620部分地重叠，并且最上上管芯1440的第一端1440e可以与第一无源器件1610部分地重叠。第一结合线1810可以连接到暴露于上叠层1400的第二上侧1409的上接合焊盘1403。
67.根据本公开的上述实施方式，能够提供包括无源器件的叠层封装结构。能够提供确保其中无源器件设置在叠层封装中的空间的半导体管芯的叠层结构。叠层封装能够包含
多个无源器件，同时保持有限的尺寸和厚度。
68.图12是示出包括采用根据实施方式的半导体封装中的至少一个半导体封装的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810和存储控制器7820。存储器7810和存储器控制器7820可以存储数据或读出存储的数据。存储器7810和存储器控制器7820中的至少一者可以包括根据实施方式的半导体封装中的至少一个半导体封装。
69.存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，从而响应于来自主机7830的读出/写入请求而读出存储的数据或存储数据。
70.图13是示出包括根据实施方式的半导体封装中的至少一个半导体封装的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过总线8715彼此耦合，总线8715提供数据移动的路径。
71.在一个实施方式中，控制器8711可以包括一个或多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同功能的逻辑装置。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装中的至少一个半导体封装。输入/输出装置8712可以包括从小键盘、键盘、显示装置、触摸屏等中选择的至少一者。存储器8713是用于存储数据的装置。存储器8713可以存储将要由控制器8711执行的数据和/或命令等。
72.存储器8713可以包括诸如dram的易失性存储器装置，和/或诸如闪存装置的非易失性存储器装置。例如，闪存可以安装到诸如移动终端或台式计算机的信息处理系统。闪存可以构成固态盘(ssd)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
73.电子系统8710还可以包括被配置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线收发器或无线收发器。
74.电子系统8710可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(pda)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。
75.如果电子系统8710是能够执行无线通信的设备，则电子系统8710可以用于使用码分多址(cdma)、全球移动通信系统(gsm)、北美数字蜂窝(nadc)、增强型时分多址(e-tdma)、宽带码分多址(wcdma)、cdma2000、长期演进(lte)或无线宽带互联网(wibro)技术的通信系统中。
76.已经结合如上所述的一些实施方式公开了构思。本领域技术人员应当理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，本说明书中公开的实施方式不应当被视为限制性的，而是例示性的。构思的范围不限于以上描述，而是由所附权利要求限定，并且等效范围内的所有区别特征应当被解释为包括在构思中。
77.相关申请的交叉引用
78.本技术要求于2020年9月8日提交的韩国专利申请no.10-2020-0114965的优先权，
其全部内容通过引用结合于此。

技术特征：
1.一种叠层封装，所述叠层封装包括：封装基板；下叠层，所述下叠层包括层叠在所述封装基板上以在垂直方向上形成之字形的下管芯；上叠层，所述上叠层包括上管芯，所述上管芯在第一偏移方向上顺序偏移地层叠同时提供下行阶梯形状的第一上侧，所述上管芯中的最上上管芯的第一端比所述下叠层的第一下侧突出得更远；以及第一无源器件，所述第一无源器件设置在所述封装基板上并且与所述第一下侧间隔开，并且设置在所述封装基板的第一部分和所述第一上侧之间。2.根据权利要求1所述的叠层封装，其中，所述上管芯中的所述最上上管芯的所述第一端在水平方向上比所述下叠层的所述第一下侧突出得更远。3.根据权利要求1所述的叠层封装，所述叠层封装还包括封装层，所述封装层覆盖所述封装基板并且封装所述下叠层和所述上叠层，其中，所述第一无源器件设置在所述封装层的第一外侧和所述第一下侧之间以及所述第一上侧和所述封装基板的第一部分之间的第一空间中。4.根据权利要求1所述的叠层封装，其中，所述第一无源器件设置在所述封装基板的所述第一部分上，使得所述第一无源器件的上端低于所述最上上管芯的所述第一端。5.根据权利要求1所述的叠层封装，其中，所述第一无源器件设置在所述封装基板的所述第一部分上，使得所述第一无源器件的一部分与所述最上上管芯的所述第一端重叠。6.根据权利要求1所述的叠层封装，其中，所述第一无源器件设置在所述封装基板的所述第一部分上，以与所述最上上管芯的所述第一端间隔开。7.根据权利要求1所述的叠层封装，所述叠层封装还包括第二无源器件，所述第二无源器件设置在所述封装基板上并且与所述下叠层的第二下侧间隔开，所述下叠层的所述第二下侧与所述第一下侧相对，并且所述第二无源器件设置在所述封装基板的第二部分和所述上叠层之间。8.根据权利要求3所述的叠层封装，所述叠层封装还包括第二无源器件，所述第二无源器件设置在所述封装层的与所述第一外侧相对的第二外侧和所述下叠层的第二下侧之间以及所述封装基板的第二部分和所述上叠层之间的第二空间中。9.根据权利要求8所述的叠层封装，其中，所述上管芯中的最下上管芯具有第二端，所述第二端在水平方向上比所述下叠层的与所述第一下侧相对的所述第二下侧突出得更远，并且其中，所述第二无源器件设置在所述封装基板的所述第二部分上，使得所述第二无源器件的上端低于所述最下上管芯的所述第二端。10.根据权利要求9所述的叠层封装，其中，所述第二无源器件设置在所述封装基板的所述第二部分上，使得所述第二无源器件的一部分与所述最下上管芯的所述第二端重叠。11.根据权利要求7所述的叠层封装，其中，所述第二无源器件具有比所述第一无源器件更薄的厚度。12.根据权利要求7所述的叠层封装，其中，所述第一无源器件包括电容器器件，并且所述第二无源器件包括电阻器器件。
13.根据权利要求1所述的叠层封装，其中，所述上叠层还包括位于所述第一上侧的相对侧的上行阶梯形状的第二上侧，并且其中，所述上行阶梯形状暴露所述上管芯的上接合焊盘。14.根据权利要求13所述的叠层封装，所述叠层封装还包括第一结合线，所述第一结合线将所述上接合焊盘电连接到所述封装基板的第一接合指。15.根据权利要求1所述的叠层封装，其中，所述下叠层包括：第一子叠层；第二子叠层，所述第二子叠层垂直层叠在所述第一子叠层上；以及第一粘合层，所述第一粘合层将所述第二子叠层粘合到所述第一子叠层。16.根据权利要求15所述的叠层封装，其中，所述第一子叠层和所述第二子叠层具有相同的形状并且层叠，同时在垂直方向上彼此对齐。17.根据权利要求16所述的叠层封装，其中，所述第一子叠层包括：第一下管芯，所述第一下管芯包括第一下接合焊盘；以及第二下管芯，所述第二下管芯在与所述第一偏移方向相反的第二偏移方向上偏移地层叠在所述第一下管芯上，同时暴露所述第一下接合焊盘，并且包括第二下接合焊盘。18.根据权利要求17所述的叠层封装，其中，所述上管芯中的每一个在所述第一偏移方向上偏移的距离与所述第二下管芯相对于所述第一下管芯在所述第二偏移方向上偏移的距离相同。19.根据权利要求17所述的叠层封装，所述叠层封装还包括第二结合线，所述第二结合线将所述第二下接合焊盘电连接到所述第一下接合焊盘并且电连接到所述封装基板的第二接合指。20.根据权利要求19所述的叠层封装，其中，所述第二结合线中的每一条的一部分在由所述第一粘合层浸渍时结合到所述第二下接合焊盘。21.根据权利要求20所述的叠层封装，其中，所述第二子叠层包括第三下管芯，所述第三下管芯定位成使得所述第三下管芯的一部分与所述第二结合线的由所述第一粘合层浸渍的所述一部分重叠。22.根据权利要求19所述的叠层封装，其中，所述第一无源器件设置在所述封装基板的所述第二接合指之间。23.根据权利要求18所述的叠层封装，其中，所述第一子叠层包括第二粘合层，所述第二粘合层将所述第二下管芯结合到所述第一下管芯并且具有比所述第一粘合层更薄的厚度。24.根据权利要求1所述的叠层封装，所述叠层封装还包括：控制器管芯，所述控制器管芯设置在所述下叠层和所述封装基板之间；以及支撑件，所述支撑件设置在所述控制器管芯周围并且支撑所述下叠层。25.一种叠层封装，所述叠层封装包括：封装基板；第一无源器件和第二无源器件，所述第一无源器件和所述第二无源器件设置在所述封装基板上以彼此间隔开；下叠层，所述下叠层设置在所述第一无源器件和所述第二无源器件之间，并且包括垂
直层叠并且提供第一下侧和第二下侧的下管芯；以及上叠层，所述上叠层包括最下上管芯、中间上管芯和最上上管芯，所述最下上管芯具有与所述第二无源器件部分地重叠的第二端，所述最上上管芯具有与所述第一无源器件部分地重叠的第一端，所述最下上管芯、所述中间上管芯和所述最上上管芯以阶梯形状顺序地层叠。26.根据权利要求25所述的叠层封装，其中，所述第二无源器件具有比所述第一无源器件更薄的厚度。27.根据权利要求25所述的叠层封装，其中，所述下管芯在垂直方向上形成之字形并且交替层叠，使得所述第一下侧和所述第二下侧具有锯齿侧和交错侧中的至少一种。

技术总结
本发明提供一种包括无源器件的叠层封装。一种叠层封装包括：封装基板；下叠层，该下叠层包括层叠在封装基板上以在垂直方向上形成之字形的下管芯；上叠层，该上叠层包括上管芯，所述上管芯在偏移方向上顺序偏移地层叠同时提供下行阶梯形状的第一上侧，上管芯中最上上管芯的第一端比下叠层的第一下侧在水平方面上突出得更远；以及第一无源器件，该第一无源器件设置在封装基板上并且与第一下侧间隔开，并且设置在封装基板的第一部分和第一上侧之间。且设置在封装基板的第一部分和第一上侧之间。且设置在封装基板的第一部分和第一上侧之间。


技术研发人员：朴世珍 李壮熙
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2021.05.06
技术公布日：2022/3/8