接面场效应晶体管的制作方法

1.本发明是有关于一种接面场效应晶体管(jfet)，且特别是有关于一种能同时提升夹止电压(pinch-off voltage)与崩溃电压(breakdown voltage)的高压接面场效应晶体管。


背景技术：

2.jfet是一种常开型(normally-on)元件，且jfet元件的空乏型操作模式有较好的噪声容忍度、导通特性等优点，若能将jfet元件整合于高压工艺，将可以提供更多的元件选择性。
3.然而，因为高压元件需要具有很高的崩溃电压，所以通道区域的掺杂浓度只能维持在较低的浓度。这样一来会导致jfet元件的夹止电压降低，且难以对元件的夹止电压与崩溃电压进行调整。


技术实现要素：

4.本发明提供一种接面场效应晶体管，可调整与改善夹止电压并且增加崩溃电压。
5.本发明的接面场效应晶体管包括基底、形成于基底上的外延层、源极区域、漏极区域、栅极区域、第一内埋层以及第二内埋层。基底具有第一导电型，外延层具有第二导电型。源极区域与漏极区域分别设置于外延层的表面内。栅极区域形成于源极区域与漏极区域之间的外延层的表面内。栅极区域具有第一导电型，源极区域和漏极区域具有第二导电型。第一内埋层具有第二导电型，位于栅极区域正下方的外延层与基底之间。第二内埋层具有第一导电型，位于外延层与基底之间，所述第二内埋层在外延层上的垂直投影是在栅极区域与源极区域之间且不与栅极区域重叠。
6.在本发明的一实施例中，上述源极区域的垂直投影与上述第二内埋层部分重叠。
7.在本发明的一实施例中，上述第一内埋层与上述第二内埋层相隔一预定距离，且所述预定距离小于或等于栅极区域的宽度。
8.在本发明的一实施例中，上述第一内埋层在外延层上的垂直投影与栅极区域完全重叠，且上述第一内埋层的长度小于栅极区域的宽度。
9.在本发明的一实施例中，上述第二内埋层的长度小于栅极区域的宽度。
10.在本发明的一实施例中，上述第一导电型为p型，上述第二导电型为n型。
11.在本发明的一实施例中，上述接面场效应晶体管还可包括一第一隔离结构，形成于栅极区域与源极区域之间，且第一隔离结构的垂直投影与第二内埋层部分重叠或完全重叠。
12.在本发明的一实施例中，上述接面场效应晶体管还可包括一第二隔离结构，形成于栅极区域与漏极区域之间。
13.在本发明的一实施例中，上述接面场效应晶体管还可包括一第一井区，设置于所述外延层内，且栅极区域位于第一井区内，其中第一井区具有第一导电型。
14.在本发明的一实施例中，上述接面场效应晶体管还可包括一第二井区，设置于所述外延层内，且漏极区域位于第二井区内，其中第二井区具有第二导电型。
15.基于上述，本发明的接面场效应晶体管在栅极区域下方设置有与通道具相同导电型的埋入层，以调整与改善jfet的夹止电压。而且，在上述埋入层靠近源极侧设置有与通道具不同导电型的另一埋入层，以使源极侧的区域达到电荷平衡，避免崩溃电压降低，且可通过设计达到夹止电压与崩溃电压均增加的效果。
16.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
17.图1是依照本发明的一实施例的一种接面场效应晶体管的剖面示意图。
18.图2是依照本发明的另一实施例的一种接面场效应晶体管的剖面示意图。
19.【符号说明】
20.100:基底
21.102:外延层
22.104:源极区域
23.106:漏极区域
24.108:栅极区域
25.110:第一内埋层
26.112:第二内埋层
27.114:第一隔离结构
28.116:第二隔离结构
29.118:第一井区
30.120:第二井区
31.122:介电层
32.124:接触窗
33.126a、126b、126c、206:线路层
34.200:高压井区
35.202:基极区域
36.204:第二隔离结构
37.l1、l2:长度
38.s:预定距离
39.w:宽度
具体实施方式
40.以下实施例中所附的图式是为了能更完整地描述本发明的实施例，然而本发明仍可使用许多不同的形式来实施，不限于所记载的实施例。此外，为了清楚起见，各个区域或膜层的相对厚度、距离及位置可能缩小或放大。另外，在图式中使用相似或相同的元件符号表示相似或相同的部位或特征的存在。
41.图1是依照本发明的一实施例的一种接面场效应晶体管的剖面示意图。
42.请参照图1，本实施例的接面场效应晶体管包括基底100、外延层102、源极区域104、漏极区域106、栅极区域108、第一内埋层(buried layer)110以及第二内埋层112。基底100具有第一导电型，基底100可以是半导体材料，如硅基底。外延层102形成于所述基底100上并具有第二导电型。在本实施例中，第一导电型为p型，第二导电型为n型，即本实施例的接面场效应晶体管为n通道jfet，然而本发明并不限于此；在另一实施例中，第一导电型为n型，第二导电型为p型。源极区域104与漏极区域106分别设置于外延层102的表面内，且源极区域104与漏极区域106具有第二导电型，与外延层102的导电型相同。栅极区域108则具有第一导电型并形成于源极区域104与漏极区域106之间的外延层102的表面内。源极区域104、漏极区域106与栅极区域108均为重掺杂区。由于本实施例的接面场效应晶体管是以横向通道(lateral channel)结构为例，所以于栅极区域108与源极区域104之间可设置一第一隔离结构114，于栅极区域108与漏极区域106之间可设置一第二隔离结构116，且第一隔离结构114还可围绕源极区域104得到一个源极的主动区(aa区)。第二隔离结构116则明显比第一隔离结构114要长，以使栅极区域108与漏极区域106之间的距离足够大以承受高压，其中第一隔离结构114和第二隔离结构116可围绕漏极区域106得到一个漏极的aa区。
43.请继续参照图1，第一内埋层110具有第二导电型，且位于栅极区域108正下方的外延层102与基底100之间。所谓的“正下方”是指对准栅极区域108的中线的下方设置第一内埋层110。由于栅极区域108正下方设置有导电型与外延层102的导电型一样的第一内埋层110，且第一内埋层110的掺杂浓度比外延层102的掺杂浓度高，所以能增加其上方外延层102的载子(如n型载子)，使通道较不易被夹止而提升夹止电压(pinch-off voltage)。举例来说，栅极区域108(或其aa区)的宽度w若是16μm，第一内埋层110的长度l1可为2μm、3μm、4μm、5μm、6μm依此类推，且第一内埋层110的长度l1越长，预期可得到越高的夹止电压。在本实施例中，第一内埋层110在外延层102上的垂直投影与栅极区域108完全重叠，且第一内埋层110的长度l1可小于栅极区域108的宽度w。第二内埋层112则是具有第一导电型，并位于外延层102与基底100之间。由于第二内埋层112的导电型不同于第一内埋层110的导电型，所以第二内埋层112可以跟因为第一内埋层110而多出来的载子(如n型载子)达到电荷平衡，进而防止接面场效应晶体管的崩溃电压(breakdown voltage)因为第一内埋层110而降低。举例来说，栅极区域108(或其aa区)的宽度w若是16μm并固定第一内埋层110的长度l1，第二内埋层112的长度l2可为2μm、3μm、4μm、5μm、6μm依此类推，且与没有第二内埋层112的情况相比，预期可得到较高的崩溃电压并且维持高的夹止电压。在一实施例中，第二内埋层112的长度l2可小于栅极区域108的宽度w。所述第二内埋层112在外延层102上的垂直投影是在栅极区域108与源极区域104之间且不与栅极区域108重叠，因此第一内埋层110与第二内埋层112互不相连且可相隔一预定距离s，其中预定距离s例如小于或等于栅极区域108的宽度w，并且预定距离s可控制在一预定范围内，以确保夹止电压的增加以及达到通道内的电荷平衡。在本实施例中，源极区域104的垂直投影与第二内埋层112部分重叠，然而本发明并不限于此；在另一实施例中，若是元件设计导致第一隔离结构114较长、源极区域104与漏极区域106之间的距离较大，则源极区域104的垂直投影可不与第二内埋层112重叠。换句话说，根据设计需求，第一隔离结构114的垂直投影可与第二内埋层112部分重叠(如图1所示)或完全重叠。
44.请再度参照图1，除上述结构外，为了改善接面场效应晶体管的电特性，可在外延层102内设置一第一井区118与一第二井区120，使栅极区域108位于第一井区118内、漏极区域106位于第二井区120内，其中第一井区118具有第一导电型、第二井区120具有第二导电型；也就是说，第一井区118的导电型与栅极区域108的导电型一样，第二井区120的导电型与漏极区域106的导电型一样。此外，在外延层102上可设置通过形成于介电层122内的接触窗124分别电性连接至源极区域104、漏极区域106与栅极区域108的线路层126a、126b、126c。以上接面场效应晶体管的结构均可整合于功率元件(如bcd(bipolar-cmos-dmos)或hvic(高压积体电路))的工艺。
45.图2是依照本发明的另一实施例的一种接面场效应晶体管的剖面示意图，其中使用上一实施例的元件符号来表示相同或类似的构件，且相同的构件的说明可参照上述的相关内容，于此不再赘述。
46.请参照图2，本实施例的接面场效应晶体管可用于高压应用(high voltage application)，因此除了上一实施例的结构外，还包括形成于外延层102中的高压井区200以及形成于高压井区200内的基极(bulk)区域202，且高压井区200与基极区域202都是第一导电型。在外延层102上还可设置通过形成于介电层122内的接触窗124电性连接至基极区域202的线路层206，且线路层206与上一实施例的线路层126a、126b、126c可同时制作并可整合于功率元件(如bcd(bipolar-cmos-dmos)或hvic(高压积体电路))的工艺。
47.综上所述，本发明通过在栅极区域下方设置与通道具有同样导电型的埋入层来调整与改善jfet的夹止电压，并通过在上述埋入层靠近源极的一侧设置与通道具有不同导电型的另一埋入层，以使该处达到电荷平衡，进而增加崩溃电压。
48.虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求保护范围所界定的为准。

技术特征：
1.一种接面场效应晶体管，其特征在于，包括：一基底，具有第一导电型；一外延层，形成于所述基底上，具有第二导电型；一源极区域与一漏极区域，分别设置于所述外延层的表面内，所述源极区域与所述漏极区域具有所述第二导电型；一栅极区域，形成于所述源极区域与所述漏极区域之间的所述外延层的所述表面内，且所述栅极区域具有所述第一导电型；一第一内埋层，位于所述栅极区域正下方的所述外延层与所述基底之间，所述第一内埋层具有所述第二导电型；以及一第二内埋层，位于所述外延层与所述基底之间，所述第二内埋层在所述外延层上的垂直投影是在所述栅极区域与所述源极区域之间且不与所述栅极区域重叠，其中所述第二内埋层具有所述第一导电型。2.根据权利要求1所述的接面场效应晶体管，其特征在于，所述源极区域的垂直投影与所述第二内埋层部分重叠。3.根据权利要求1所述的接面场效应晶体管，其特征在于，所述第一内埋层与所述第二内埋层相隔一预定距离，且所述预定距离小于或等于所述栅极区域的宽度。4.根据权利要求1所述的接面场效应晶体管，其特征在于，所述第一内埋层在所述外延层上的垂直投影与所述栅极区域完全重叠，且所述第一内埋层的长度小于所述栅极区域的宽度。5.根据权利要求1所述的接面场效应晶体管，其特征在于，所述第二内埋层的长度小于所述栅极区域的宽度。6.根据权利要求1所述的接面场效应晶体管，其特征在于，所述第一导电型为p型，所述第二导电型为n型。7.根据权利要求1所述的接面场效应晶体管，其特征在于，更包括一第一隔离结构，形成于所述栅极区域与所述源极区域之间，且所述第一隔离结构的垂直投影与所述第二内埋层部分重叠或完全重叠。8.根据权利要求1所述的接面场效应晶体管，其特征在于，更包括一第二隔离结构，形成于所述栅极区域与所述漏极区域之间。9.根据权利要求1所述的接面场效应晶体管，其特征在于，更包括一第一井区，设置于所述外延层内，且所述栅极区域位于所述第一井区内，其中所述第一井区具有所述第一导电型。10.根据权利要求1所述的接面场效应晶体管，其特征在于，更包括一第二井区，设置于所述外延层内，且所述漏极区域位于所述第二井区内，其中所述第二井区具有所述第二导电型。

技术总结
一种接面场效应晶体管包括基底、形成于基底上的外延层、源极区域、漏极区域、栅极区域、第一内埋层以及第二内埋层。基底具有第一导电型，外延层具有第二导电型。源极区域、漏极区域与栅极区域分别设置于外延层的表面内。栅极区域具有第一导电型，源极区域和漏极区域具有第二导电型。第一内埋层具有第二导电型，位于栅极区域正下方的外延层与基底之间。第二内埋层具有第一导电型，位于外延层与基底之间，所述第二内埋层在外延层上的垂直投影是在栅极区域与源极区域之间且不与栅极区域重叠。本发明能够调整与改善JFET的夹止电压，并通过在埋入层靠近源极的一侧设置与通道具有不同导电型的另一埋入层，使该处达到电荷平衡，进而增加崩溃电压。崩溃电压。崩溃电压。


技术研发人员：巴提
受保护的技术使用者：新唐科技股份有限公司
技术研发日：2021.05.07
技术公布日：2022/3/8