检测有缺陷缓冲器电路的半导体器件的制作方法

检测有缺陷缓冲器电路的半导体器件
1.相关申请的交叉引用
2.本技术要求2020年9月8日提交的申请号为10-2020-0114790的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开的实施例涉及检测有缺陷缓冲器电路的半导体器件。


背景技术：

4.半导体器件可以接收命令和地址，以执行各种内部操作，诸如激活操作、写入操作、读取操作、预充电操作等。每个半导体器件可以包括多个缓冲器，以接收命令、地址和芯片选择信号。在这种情况下，当至少一个缓冲器为有缺陷缓冲器时，有缺陷缓冲器会引起执行内部操作的半导体器件的故障，该内部操作基于命令、地址、芯片选择信号等而被执行。


技术实现要素：

5.根据一个实施例，一种半导体器件包括采样码生成电路和码比较器。采样码生成电路可以包括接收外部设置信号的缓冲器电路。采样码生成电路可以被配置为在采样时段期间执行计数操作，所述采样时段可以基于缓冲器电路的输出信号而被调整，以生成采样码。码比较器可以被配置为将采样码与参考码进行比较，以生成比较标志。
6.根据另一实施例，一种半导体器件可以包括采样码生成电路和码比较器。采样码生成电路可以被配置为在采样时段期间对振荡信号进行采样以生成采样的振荡信号，所述采样时段可以根据缓冲器电路是否为缺陷电路而被调整。采样码生成电路可以被配置为对采样的振荡信号进行计数，以生成采样码。码比较器可以被配置为将采样码与参考码进行比较，以生成比较标志。
7.根据又一个实施例，一种半导体器件可以包括：缓冲器电路，所述缓冲器电路被配置为接收命令/地址信号和芯片选择信号，以生成内部命令/地址信号和内部芯片选择信号；故障检测信号生成电路，其被配置为基于内部命令/地址信号和内部芯片选择信号来生成故障检测信号；驱动信号输出电路，其被配置为基于故障检测信号驱动在初始化操作期间被初始化的驱动信号，使得发生驱动信号的逻辑电平转变；采样码输出电路，其被配置为基于初始化脉冲和驱动信号来生成所述采样码；以及码比较器，其被配置为将采样码与参考码进行比较，以生成比较标志。
附图说明
8.图1是示出根据本公开的一个实施例的半导体器件的配置的框图。
9.图2是示出包括在图1中所示的半导体器件中的采样码生成电路的配置的框图。
10.图3是示出包括在图2中所示的采样码生成电路中的初始化脉冲生成电路的配置的电路图。
11.图4示出了包括在图2中所示的采样码生成电路中的驱动信号生成电路的配置。
12.图5是示出包括在图4中所示的驱动信号生成电路中的第一命令/地址缓冲器的配置的电路图。
13.图6和图7是示出包括在图5中所示的第一命令/地址缓冲器的操作的时序图。
14.图8示出了包括在图2中所示的采样码生成电路中的采样码输出电路的配置。
15.图9、图10、图11、图12、图13、图14和图15示出了图1至图8中所示的半导体器件的测试操作。
具体实施方式
16.在以下实施例的描述中，当参数被称为“预定的”时，其可以旨在表示当在过程或算法中使用该参数时预先确定该参数的值。参数的值可以在过程或算法开始时被设定，或者可以在过程或算法被执行的时段期间被设定。
17.应该理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件和另一个元件。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其它实施例中被称为第二元件，反之亦然。
18.此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。
19.逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以设定为比逻辑“低”电平的电压电平高的电压电平。此外，根据实施例，可以将信号的逻辑电平设定为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一个实施例中设定为具有逻辑“低”电平，反之亦然。
20.在下文中将参照附图来描述本公开的各种实施例。然而，在本文中描述的实施例仅用于说明性目的，并非旨在限制本公开的范围。
21.如图1中所示，根据一个实施例的半导体器件100可以包括：采样码生成电路(sap_c_gen)101、参考码储存电路(ref_c_storage_circuit)103和码比较器105。
22.采样码生成电路101可以从耦接至半导体器件100的外部设备(未示出)接收测试信号ten、命令/地址信号ca和芯片选择信号cs。外部设备可以包括主机、控制器、测试装置等。在一些实施例中，可以通过在包括于半导体器件100的内部电路中对命令/地址信号ca进行解码来生成测试信号ten。可以根据测试信号ten的逻辑电平来确定测试操作的执行。例如，当测试信号ten具有第一逻辑电平时不执行测试操作，而当测试信号ten具有第二逻辑电平时执行测试操作。尽管在本实施例中将第一逻辑电平设定为逻辑“低”电平并且将第二逻辑电平设定为逻辑“高”电平，但是本实施例可以仅仅是本公开的示例。因此，本公开不限于本实施例。采样码生成电路101可以基于测试信号ten和外部设置信号来生成采样码sap_c。在本实施例中，外部设置信号可以包括命令/地址信号ca和芯片选择信号cs。采样码生成电路101可以包括接收命令/地址信号ca和芯片选择信号cs的缓冲器电路(图4的131)。
输入到缓冲器电路(图4的131)的命令/地址信号ca和芯片选择信号cs的斜率(slope)可以在命令/地址信号ca和芯片选择信号cs的电平转变发生的时间点处，根据测试信号ten的逻辑电平而变化。采样码生成电路101可以根据接收命令/地址信号ca和芯片选择信号cs的缓冲器电路(图4的131)是否包括有缺陷电路来调整采样时段，并且可以通过在采样时段期间执行的计数操作来生成采样码sap_c。每当在采样时段期间执行计数操作时，采样码sap_c的设定值可以增加一。例如，在假设采样码sap_c包括5比特位并且在采样时段期间执行了十二次计数操作的情况下，采样码sap_c的设定值可以具有与十进制数“12”相对应的二进制流“01100”。另外，在假设采样码sap_c包括5比特位并且在采样时段期间执行了21次计数操作的情况下，采样码sap_c的设定值可以具有与十进制数“21”相对应的二进制流“10101”。与缓冲器电路(图3的131)不存在有缺陷电路的情况相比，当缓冲器电路(图4的131)为有缺陷电路时，可以通过在被设定为更长的采样时段期间执行的计数操作来生成采样码sap_c。在本实施例中，与缓冲器电路(图4的131)不存在有缺陷电路的情况相比，当缓冲器电路(图4的131)为有缺陷电路时，采样码生成电路101可以将采样时段调整为更长。然而，本实施例可以仅仅是本公开的示例。因此，本公开不限于本实施例。
23.参考码储存电路103可以从耦接到半导体器件100的外部设备(未示出)接收测试信号ten。参考码储存电路103可以在执行测试操作之前将参考码ref_c储存在其中。参考码储存电路103可以包括用于储存参考码ref_c的储存介质。可以利用熔丝(未示出)、锁存器(未示出)等来实现包括在参考码储存电路103中的储存介质。参考码储存电路103可以基于测试信号ten来输出储存在其中的参考码ref_c。当执行测试操作时，参考码储存电路103可以输出参考码ref_c。参考码ref_c可以包括多个比特位。参考码ref_c的设定值可以被设定为能够判断缓冲器电路(图4的131)是否为有缺陷电路的参考值。例如，当参考码ref_c的设定值被设定为与十进制数“15”相对应的二进制流“01111”时，在缓冲器电路(图4的131)存在有缺陷电路时的参考可以被设定为在采样时段期间执行计数操作超过15次的情况。
24.码比较器105可以从采样码生成电路101接收采样码sap_c，并且可以从参考码储存电路103接收参考码ref_c。码比较器105可以基于采样码sap_c和参考码ref_c来生成比较标志com_flag。码比较器105可以将采样码sap_c与参考码ref_c进行比较，以设置比较标志com_flag的逻辑电平。在本实施例中，当采样码sap_c的设定值等于或小于参考码ref_c的设定值时，码比较器105可以生成具有第一逻辑电平的比较标志com_flag，而当采样码sap_c的设定值大于参考码ref_c的设定值时，可以生成具有第二逻辑电平的比较标志com_flag。例如，在参考码ref_c的设定值被设定为二进制流“01111”(其对应于十进制数“15”)的情况下，当缓冲器电路(图4的131)不存在有缺陷电路并且采样码sap_c的设定值被设定为二进制流“01100”(其对应于十进制数“12”)时，码比较器105可以生成具有第一逻辑电平的比较标志com_flag。类似地，在参考码ref_c的设定值被设定为二进制流“01111”(其对应于十进制数“15”)的情况下，当缓冲器电路(图4的131)存在有缺陷电路并且采样码sap_c的设定值被设定为二进制流“10101”(其对应于十进制数“21”)时，码比较器105可以生成具有第二逻辑电平的比较标志com_flag。如上所述，因为比较标志com_flag包括关于缓冲器电路(图4的131)是否为有缺陷电路的信息，所以可以利用比较标志com_flag来更容易地验证缓冲器电路(图4的131)是否为有缺陷电路。
25.如图2中所示，采样码生成电路101可以包括初始化脉冲生成电路111、驱动信号生
成电路113、采样码输出电路115。
26.初始化脉冲生成电路111可以基于初始化信号int来生成初始化脉冲intp。根据实施例，初始化信号int可以由耦接至半导体器件100的外部设备提供，或者可以由包括在半导体器件100中的内部电路生成。初始化信号int可以在半导体器件100的初始化操作时段期间被设定为具有预定的逻辑电平。半导体器件100的初始化操作时段可以被设定为从向半导体器件100供应电源电压的时间点一直到向半导体器件100供应的电源电压被稳定的时间点为止的时段。然而，根据实施例，半导体器件100的初始化操作时段可以被设定为不同。尽管在本实施例中初始化信号int被设定为在初始化操作时段期间具有第二逻辑电平，并且在初始化操作时段的结束时间点处具有第一逻辑电平，但是本实施例可以仅仅是本公开的示例。因此，本公开不限于本实施例。初始化脉冲生成电路111可以在发生初始化信号int的逻辑电平转变的时间点处生成初始化脉冲intp。即，初始化脉冲生成电路111可以同步于初始化操作时段终止的时间点来生成初始化脉冲intp。尽管在本实施例中初始化脉冲intp被生成为具有逻辑“低”电平，但是本实施例可以仅仅是本公开的示例。也就是说，在一些其他实施例中，初始化脉冲intp可以被生成为具有逻辑“高”电平。
27.驱动信号生成电路113可以基于初始化信号int、测试信号ten、参考电压vref、命令/地址信号ca和芯片选择信号cs来生成驱动信号pds。驱动信号生成电路113可以生成驱动信号pds，所述驱动信号pds在执行初始化操作时通过具有第二逻辑电平的初始化信号int被初始化为具有第一逻辑电平。当在初始化信号int的电平通过初始化操作的终止而从第二逻辑电平改变为第一逻辑电平之后通过被设定为具有第二逻辑电平的测试信号ten来执行测试操作时，驱动信号生成电路113可以生成驱动信号pds，所述驱动信号pds的电平基于参考电压vref、通过命令/地址信号ca和芯片选择信号cs从第一逻辑电平升高到第二逻辑电平。随着具有比参考电压vref高的电平的芯片选择信号cs和命令/地址信号ca被输入的时段缩短，具有第一逻辑电平的驱动信号pds达到第二逻辑电平所需的时段可以被设定为变得更长。当缓冲器电路(图4的131)为有缺陷电路时，对于缓冲器电路(图4的131)来说，可能难以接收具有比参考电压vref高的电平的芯片选择信号cs和命令/地址信号ca。因此，与缓冲器电路(图4的131)不存在有缺陷电路的情况相比，使被激活的驱动信号pds完全达到比参考电压vref高的第二逻辑电平要花费相对较长的时间。
28.采样码输出电路115可以从初始化脉冲生成电路111接收初始化脉冲intp，并且可以从驱动信号生成电路113接收驱动信号pds。采样码输出电路115可以基于初始化脉冲intp和驱动信号pds来生成采样码sap_c。当通过初始化操作的终止生成初始化脉冲intp并且通过初始化操作的终止将驱动信号pds的电平升高到第二逻辑电平时，采样码输出电路115可以通过对振荡信号(图8的osc)进行采样来生成采样的振荡信号(图8的s_osc)，并且可以通过执行对采样的振荡信号(图8的s_osc)进行计数的计数操作来生成采样码sap_c。当由于缓冲器电路(图4的131)的缺陷而使具有第一逻辑电平的驱动信号pds达到第二逻辑电平所花费的时段变得更长时，对采样的振荡信号(图8的s_osc)进行计数的次数可以增加。因此，在这种情况下，与缓冲器电路(图4的131)不存在有缺陷电路的情况相比，采样码输出电路115可以生成具有更大增加的设定值的采样码sap_c。
29.如图3中所示，初始化脉冲生成电路111可以包括反相延迟电路121和脉冲输出电路123。反相延迟电路121可以利用反相器链来实现。反相延迟电路121可以接收初始化信号
int并将其延迟特定延迟时段，并且可以将初始化信号int的延迟信号反相以输出初始化信号int的延迟信号的反相信号。脉冲输出电路123可以对初始化信号int和反相延迟电路121的输出信号执行逻辑或运算，以生成初始化脉冲intp。初始化脉冲生成电路111可以接收初始化信号int，所述初始化信号int的电平在初始化操作终止时从逻辑“高”电平改变为逻辑“低”电平，以同步于初始化操作的结束时间点来生成初始化脉冲intp。在初始化操作的结束时间点处，初始化脉冲intp可以被生成为在由反相延迟电路121设置的特定延迟时段期间具有逻辑“高”电平。
30.如图4中所示，驱动信号生成电路113可以包括缓冲器电路131、故障检测信号生成电路133和驱动信号输出电路135。
31.缓冲器电路131可以包括第一缓冲器131_1、第二缓冲器131_2、第三缓冲器131_3、第四缓冲器131_4、第五缓冲器131_5、第六缓冲器131_6、第七缓冲器131_7和第八缓冲器131_8。第一缓冲器131_1可以对应于第一命令/地址缓冲器，并且可以基于测试信号ten和参考电压vref而从命令/地址信号ca的第一比特位ca《1》生成内部命令/地址信号ica的第一比特位ica《1》。当在测试操作期间具有第二逻辑电平的测试信号ten被输入到第一缓冲器131_1时，第一缓冲器131_1可以基于参考电压vref对命令/地址信号ca的第一比特位ca《1》进行缓冲，以生成内部命令/地址信号ica的第一比特位ica《1》。第二缓冲器131_2至第七缓冲器131_7可以对应于第二命令/地址缓冲器至第七命令/地址缓冲器中的相应缓冲器，并且可以基于测试信号ten和参考电压vref而从命令/地址信号ca的第二比特位至第七比特位ca《2:7》生成内部命令/地址信号ica的第二比特位至第七比特位ica《2:7》。当在测试操作期间将具有第二逻辑电平的测试信号ten输入到第二缓冲器131_2至第七缓冲器131_7时，第二缓冲器131_2至第七缓冲器131_7可以基于参考电压vref来对命令/地址信号ca的第二比特位至第七比特位ca《2:7》进行缓冲，以生成内部命令/地址信号ica的第二比特位至第七比特位ica《2:7》。第八缓冲器131_8可以对应于芯片选择缓冲器，并且可以基于测试信号ten和参考电压vref来从芯片选择信号cs生成内部芯片选择信号ics。当在测试操作期间将具有第二逻辑电平的测试信号ten输入到第八缓冲器131_8时，第八缓冲器131_8可以基于参考电压vref来缓冲芯片选择信号cs以生成内部芯片选择信号ics。在执行测试操作时，输入到缓冲器电路131的命令/地址信号ca的第一比特位至第七比特位ca《1:7》和芯片选择信号cs中的每一个被设定为在与测试脉冲宽度相对应的时段期间具有逻辑“高”电平。当包括在缓冲器电路131中的第一缓冲器131_1至第八缓冲器131_8中的至少一个为有缺陷电路时，命令/地址信号ca中的第一比特位至第七比特位ca《1:7》和芯片选择信号cs中的至少一个的脉冲宽度(其具有逻辑“高”电平)可以被设定为小于测试脉冲宽度。例如，当包括在缓冲器电路131中的第三缓冲器131_3为有缺陷电路时，命令/地址信号ca的第三比特位ca《3》的脉冲宽度(其具有逻辑“高”电平)可以被设定为小于测试脉冲宽度。
32.故障检测信号生成电路133可以包括与门133_1～133_6和与非门133_7。与门133_1可以对内部命令/地址信号ica的第一比特位和第二比特位ica《1:2》执行逻辑与运算。与门133_2可以对内部命令/地址信号ica的第三比特位和第四比特位ica《3:4》执行逻辑与运算。与门133_3可以对内部命令/地址信号ica的第五比特位和第六比特位ica《5:6》执行逻辑与运算。与门133_4可以对内部命令/地址信号ica的第七比特位ica《7》和内部芯片选择信号ics执行逻辑与运算。与门133_5可以对与门133_1的输出信号和与门133_2的输出信号
执行逻辑与运算。与门133_6可以对与门133_3的输出信号和与门133_4的输出信号执行逻辑与运算。与非门133_7可以对与门133_5的输出信号和与门133_6的输出信号执行逻辑与运算，以生成故障检测信号fdet。故障检测信号生成电路133可以基于内部命令/地址信号ica的第一比特位至第七比特位ica《1:7》和内部芯片选择信号ics来生成故障检测信号fdet。在内部命令/地址信号ica的第一比特位至第七比特位ica《1:7》和内部芯片选择信号ics的全部具有逻辑“高”电平的情况下，故障检测信号生成电路133可以生成被设定为具有逻辑“低”电平的故障检测信号fdet。与缓冲器电路131存在有缺陷电路的情况相比，在缓冲器电路131不存在有缺陷电路的情况下，故障检测信号fdet具有逻辑“低”电平的时段可以相对更长。
33.驱动信号输出电路135可以包括pmos晶体管135_1、电阻元件135_3、nmos晶体管135_5、电容元件135_7以及反相器135_8和135_9。pmos晶体管135_1和电阻元件135_3可以串联耦接在电源电压vdd的供应端子与节点nd131之间，以在故障检测信号fdet具有逻辑“低”电平的情况下将节点nd131驱动到电源电压vdd。随着故障检测信号fdet具有逻辑“低”电平的时段变得更长，节点nd131的电压可以被更快地驱动到逻辑“高”电平。nmos晶体管135_5可以耦接在节点nd131与接地电压vss的供应端子之间，以当在初始化操作期间具有逻辑“高”电平的初始化信号int被输入到nmos晶体管135_5的栅极时，将节点nd131驱动并初始化为接地电压vss(其对应于逻辑“低”电平)。电容元件135_7可以耦接在节点nd131与接地电压vss的供应端子之间，以稳定地保持节点nd131的电压电平。反相器135_8和反相器135_9可以串联耦接至节点nd131，并且可以缓冲节点nd131的信号，以输出节点nd131的缓冲信号作为驱动信号pds。
34.如图5中所示，第一缓冲器131_1(即，第一命令/地址缓冲器)可以包括选择/输入电路137和差分放大电路139。
35.选择/输入电路137可以包括反相器137_1以及传输门137_3和137_5。反相器137_1可以对测试信号ten进行反相缓冲，以输出测试信号ten的反相缓冲信号。尽管测试信号ten具有用于不执行测试操作的逻辑“低”电平，但是传输门137_3可以转变为输出命令/地址信号ca的第一比特位ca《1》作为选择命令/地址信号sca的第一比特位sca《1》。当测试信号ten具有用于执行测试操作的逻辑“高”电平时，传输门137_5可以被转变为输出命令/地址信号ca的第一比特位ca《1》作为选择命令/地址信号sca的第一比特位sca《1》。在本实施例中，传输门137_5的电阻值可以被设定为比传输门137_3的电阻值高。因此，当在测试操作期间选择命令/地址信号sca的第一比特位sca《1》的电平从逻辑“低”电平改变为逻辑“高”电平时选择命令/地址信号sca的第一比特位sca《1》的斜率(即，转换速率)可以比在不执行测试操作的情况下当选择命令/地址信号sca的第一比特位sca《1》的电平从逻辑“低”电平改变为逻辑“高”电平时选择命令/地址信号sca的第一比特位sca《1》的斜率(即，转换速率)小。根据实施例，传输门137_3和137_5的电阻值可以被设定为不同。
36.差分放大电路139可以从选择/输入电路137接收选择命令/地址信号sca的第一比特位sca《1》。差分放大电路139可以基于参考电压vref来放大选择命令/地址信号sca的第一比特位sca《1》的电平，以生成内部命令/地址信号ica的第一比特位ica《1》。例如，差分放大电路139可以在选择命令/地址信号sca的第一比特位sca《1》的电平低于参考电压vref的电平时生成选择命令/地址信号sca的第一比特位sca《1》(其具有逻辑“低”电平)，而可以在
选择命令/地址信号sca的第一比特位sca《1》的电平高于参考电压vref的电平时生成选择命令/地址信号sca的第一比特位(其具有逻辑“高”电平)。
37.参考图6和图7，示出了选择命令/地址信号sca的第一比特位sca《1》的波形，其逻辑电平转变斜率根据测试操作的执行/不执行来调整，并且还示出了内部命令/地址信号ica的第一比特位ica《1》的波形，其脉冲宽度根据测试操作的执行/不执行来调整。
38.如图6中所示，当测试信号ten具有用于不执行测试操作的逻辑“低(l)”电平时，命令/地址信号ca的第一比特位ca《1》可以通过具有被设定为比传输门137_5的电阻值低的电阻值的传输门137_3来传输。因此，选择命令/地址信号sca的第一比特位sca《1》的电平可以利用第一斜率slope1而从逻辑“低”电平改变为逻辑“高”电平，并且内部命令/地址信号ica的第一比特位ica《1》可以被生成为在第一脉冲宽度pw1期间具有逻辑“高”电平。
39.如图7中所示，当测试信号ten具有用于执行测试操作的逻辑“高(h)”电平时，命令/地址信号ca的第一比特位ca《1》可以通过具有被设定为比传输门137_3的电阻值高的电阻值的传输门137_5来传输。因此，选择命令/地址信号sca的第一比特位sca《1》的电平可以利用比第一斜率缓(小)的第二斜率slope2而从逻辑“低”电平改变为逻辑“高”电平，并且命令/地址信号ica的第一比特位ica《1》可以被生成为在第二脉冲宽度pw2期间具有逻辑“高”电平。因此，第二脉冲宽度pw2可以被设定为小于第一脉冲宽度pw1。
40.如图8中所示，采样码输出电路115可以包括采样时段信号生成电路141、振荡信号生成电路143、振荡信号采样电路145和计数器147。
41.采样时段信号生成电路141可以包括pmos晶体管141_1以及nmos晶体管141_3和141_5。pmos晶体管141_1可以耦接在电源电压vdd的供应端子和节点nd141之间，并且可以响应于初始化脉冲intp而被导通。nmos晶体管141_3和141_5可以串联耦接在节点nd141与接地电压vss的供应端子之间。nmos晶体管141_3可以响应于初始化脉冲intp而被导通，并且nmos晶体管141_5可以响应于驱动信号pds而被导通。采样时段信号生成电路141可以基于初始化脉冲intp和驱动信号pds来生成采样时段信号sap_en。采样时段信号生成电路141可以通过pmos晶体管141_1将节点nd141驱动到电源电压vdd，从而生成被设定为逻辑“高”电平的采样时段信号sap_en，其中当初始化脉冲intp同步于初始化操作的结束时间点具有逻辑“低”电平时，pmos晶体管141_1被导通。采样时段信号生成电路141可以通过nmos晶体管141_3和141_5将节点nd141驱动到接地电压vss，其中，在初始化脉冲intp被生成为具有逻辑“低”电平之后，在初始化脉冲intp为逻辑“高”电平的情况下，当驱动信号pds的电平从逻辑“低”电平改变为逻辑“高”电平时，所述nmos晶体管141_3和141_5被导通。
42.振荡信号生成电路143可以生成振荡信号osc。振荡信号osc可以被生成为具有特定周期的周期性信号。振荡信号生成电路143可以利用通用振荡器来实现。
43.振荡信号采样电路145可以从采样时段信号生成电路141接收采样时段信号sap_en，并且可以从振荡信号生成电路143接收振荡信号osc。振荡信号采样电路145可以在采样时段信号sap_en具有逻辑“高”电平时对振荡信号osc进行采样，以生成采样的振荡信号s_osc。振荡信号采样电路145可以与初始化操作的结束时间点同步以输出振荡信号osc作为采样的振荡信号s_osc，其中，所述振荡信号osc是在从初始化脉冲intp被生成为具有逻辑“低”电平的时间点一直到驱动信号pds的电平从逻辑“低”电平改变为逻辑“高”电平的时间点为止的时段期间生成的。在一个实施例中，振荡信号采样电路145可以对采样时段信号
sap_en和振荡信号osc执行逻辑与非运算，以生成采样的振荡信号s_osc。
44.计数器147可以从振荡信号采样电路145接收采样的振荡信号s_osc。计数器147可以对采样的振荡信号s_osc进行计数，以生成采样码sap_c。采样码sap_c的设定值可以被设定为在采样时段期间每当计数器147执行计数操作时改变。例如，当具有五比特位的采样码sap_c被初始化为具有“00000”的二进制流时，计数器147可以对采样的振荡信号s_osc的第一脉冲进行计数，以生成被设定为具有二进制流“00001”(其对应于十进制数“1”)的采样码sap_c，并且可以对采样的振荡信号s_osc的第二脉冲进行计数，以生成被设定为具有二进制流“00010”(其对应于十进制数“2”)的采样码sap_c。类似地，当将具有五比特位的采样码sap_c初始化为具有二进制流“00000”时，计数器147可以对采样的振荡信号s_osc的第三十脉冲进行计数，以生成被设定为具有二进制流“11110”(其对应于十进制数“30”)的采样码sap_c，并且可以对采样的振荡信号s_osc的第三十一脉冲进行计数，以生成被设定为具有二进制流“11111”(其对应于十进制数“31”)的采样码sap_c。尽管本实施例结合采样码sap_c具有五比特位并且计数器147对采样的振荡信号s_osc的第三十一脉冲进行向上计数的情况进行说明，但是本实施例仅是本公开的示例。因此，本公开不限于本实施例。
45.在下文中将参考图9来描述半导体器件100的测试操作。
46.如图9中所示，当在步骤s101执行初始化操作时，初始化信号int可以被设定为具有逻辑“高”电平，并且驱动信号pds可以被初始化为具有逻辑“低”电平。当在初始化操作终止之后测试操作开始时，可以将命令和地址输入到缓冲器电路131(参见步骤s103)。采样时段可以根据缓冲器电路131是否为有缺陷电路来调整，并且可以在采样时段期间对采样的振荡信号s_osc进行计数以生成采样码sap_c(参见步骤s105)。可以将采样码sap_c与参考码ref_c进行比较，参考码ref_c被设定为提供能够判断缓冲器电路131是否为有缺陷电路的参考值(参见步骤s107)。可以通过将采样码sap_c与参考码ref_c进行比较来生成比较标志com_flag(参见步骤s109)。在测试操作期间生成的比较标志com_flag可以包括关于缓冲器电路131是否为有缺陷电路的信息。因此，可以利用比较标志com_flag的逻辑电平容易地判断缓冲器电路131是否为有缺陷电路。
47.在下文中将参考图10至图14描述在缓冲器电路131不存在有缺陷电路时执行的半导体器件100的测试操作。
48.如图10和图11中所示，当通过被设定为具有逻辑“高”电平的初始化信号int来执行初始化操作时，包括在驱动信号输出电路135中的nmos晶体管135_5可以被导通以将节点nd131驱动至接地电压vss，并且通过反相器135_8和135_9输出的驱动信号pds可以被初始化为具有逻辑“低”电平。
49.如图10和图12所示，当通过初始化操作的终止而将初始化脉冲intp生成为具有逻辑“低”电平时，包括在采样时段信号生成电路141中的pmos晶体管141_1可以被导通，以将节点nd141驱动至电源电压vdd，并且通过节点nd141输出的采样时段信号sap_en可以被设定为具有逻辑“高(h)”电平。
50.如图10和图13中所示，当命令/地址信号ca的第一比特位至第七比特位ca《1:7》和芯片选择信号cs中的每一个通过测试操作被设定为在与测试脉冲宽度相对应的时段期间具有逻辑“高”电平并且被输入到缓冲器电路131时，从缓冲器电路131输出的内部命令/地址信号ica的第一比特位至第七比特位ica《1:7》和内部芯片选择信号ica全部可以被生成
为具有内部测试脉冲宽度“td1”。因为故障检测信号生成电路133顺序地接收具有内部测试脉冲宽度“td1”的内部命令/地址信号ica的第一比特位至第七比特位ica《1:7》和内部芯片选择信号ica，以生成故障检测信号fdet，所以故障检测信号fdet可以被设定为包括多个脉冲，这些脉冲被顺序地生成为具有逻辑“低”电平，并且每个脉冲是在内部测试脉冲宽度“td1”期间生成的。驱动信号输出电路135可以基于故障检测信号fdet来将驱动信号pds的电平升高预定电压差“δv”，使得驱动信号pds的电平从逻辑“低”电平改变为逻辑“高”电平。
51.如图10和图14中所示，在初始化操作终止之后初始化脉冲intp保持逻辑“高”电平的情况下，当驱动信号pds的电平从逻辑“低”电平改变为逻辑“高”电平时，包括在采样时段信号生成电路141中的nmos晶体管141_3和141_5可以被导通，以将节点nd141驱动至接地电压vss，并且通过节点nd141输出的采样时段信号sap_en可以被设定为具有逻辑“低(l)”电平。
52.如图10中所示，从通过初始化脉冲intp将采样时段信号sap_en的电平从逻辑“低”电平改变为逻辑“高”电平的时间点一直到通过驱动信号pds将采样时段信号sap_en的电平从逻辑“高”电平改变为逻辑“低”电平的时间点为止的时段可以被设定为采样时段“spd1”。如图10和图12所示，振荡信号采样电路145可以在采样时段“spd1”期间对由振荡信号生成电路143生成的振荡信号osc进行采样，以生成采样的振荡信号s_osc，并且计数器147可以对采样的振荡信号s_osc进行计数，以生成采样码sap_c。因为在采样时段“spd1”期间执行了十二次计数操作，所以采样码sap_c的设定值可以被设定为具有与十进制数“12”相对应的二进制流“01100”。在这种情况下，因为参考码ref_c的设定值被设定为具有比采样码sap_c的设定值(其对应于十进制数“12”)大的二进制流“01111”(其对应于十进制数“15”)，所以可以将比较标志com_flag生成为具有逻辑“低”电平。因此，通过具有逻辑“低”电平的比较标志com_flag，可以将缓冲器电路131视为没有任何有缺陷电路的正常缓冲器电路。
53.在下文中将参照图15来描述当包括在缓冲器电路131中的第一缓冲器131_1至第八缓冲器131_8中的第七缓冲器131_7为有缺陷电路时执行的半导体器件100的测试操作。
54.首先，在执行初始化操作的情况下，当将初始化信号int设定为具有逻辑“高”电平时，可以将驱动信号pds初始化为具有逻辑“低”电平。
55.接下来，当通过初始化操作的终止将初始化脉冲intp生成为具有逻辑“低”电平时，可以将采样时段信号sap_en设定为具有逻辑“高”电平。
56.随后，当命令/地址信号ca的第一比特位至第七比特位ca《1:7》和芯片选择信号cs中的每一个通过执行测试操作而被设定为在与测试脉冲宽度相对应的时段期间具有逻辑“高”电平，并且将命令/地址信号ca的第一比特位至第七比特位ca《1:7》和芯片选择信号cs被输入到第一缓冲器131_1至第八缓冲器131_8中的对应缓冲器时，从第一缓冲器131_1至第六缓冲器131_6和第八缓冲器131_8输出的内部命令/地址信号ica的第一比特位至第六比特位ica《1:6》和内部芯片选择信号ics的全部可以被生成为具有第一内部测试脉冲宽度“td2”，并且从第七缓冲器131_7输出的内部命令/地址信号ica的第七比特位ica《7》可以被生成为具有第二内部测试脉冲宽度“td3”。故障检测信号fdet可以被设定为包括多个脉冲，多个脉冲被顺序地生成为具有逻辑“低”电平，并且每个脉冲通过从与有缺陷缓冲器相对应的第七缓冲器131_7输出的内部命令/地址信号ica的第七比特位ica《7》在第二内部测试脉
冲宽度“td3”期间生成。驱动信号pds的电平可以基于故障检测信号fdet而被升高预定电压差“δv”，以从逻辑“低”电平改变为逻辑“高”电平。
57.接下来，在初始化操作终止之后初始化脉冲intp保持逻辑“高”电平的情况下，当驱动信号pds的电平从逻辑“低”电平改变为逻辑“高”电平时，采样时段信号sap_en可以被设定为具有逻辑“低(l)”电平。从通过初始化脉冲intp将采样时段信号sap_en的电平从逻辑“低”电平改变为逻辑“高”电平的时间点一直到通过驱动信号pds将采样时段信号sap_en的电平从逻辑“高”电平改变为逻辑“低”电平的时间点为止的时段可以被设定为采样时段“spd2”。采样码sap_c的设定值可以被设定为具有与十进制数“21”相对应的二进制流“10101”，因为在采样时段“spd2”期间执行了二十一次计数操作。在这种情况下，因为参考码ref_c的设定值被设定为具有比采样码sap_c的设定值(其对应于十进制数“21”)小的二进制流“01111”(其对应于十进制数“15”)，所以比较标志com_flag可以被生成为具有逻辑“高”电平。因此，通过具有逻辑“高”电平的比较标志com_flag，缓冲器电路131可以被视为有缺陷缓冲器。
58.如上所述，可以根据接收命令/地址信号和芯片选择信号的缓冲器电路是否为有缺陷电路来调整采样时段，并且可以在采样时段期间将通过计数操作生成的采样码与参考进行比较，以生成包括关于缓冲器电路是否为有缺陷电路的信息的比较标志。因此，可以利用比较标志的逻辑电平容易地判断接收命令/地址信号和芯片选择信号的缓冲器电路是否为有缺陷电路。
59.已经结合如上所述的一些实施例公开了这些构思。本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，不应从限制性的观点而是从说明性的观点来考虑本说明书中公开的实施例。构思的范围不限于以上描述，而是由所附权利要求来限定，并且等同范围内的所有独特特征都应解释为包括在构思中。

技术特征：
1.一种半导体器件，包括：采样码生成电路，其包括被配置为接收外部设置信号的缓冲器电路，其中，所述采样码生成电路被配置为在采样时段期间执行计数操作以生成采样码，所述采样时段基于所述缓冲器电路的输出信号而被调整；以及码比较器，其被配置为将所述采样码与参考码进行比较，以生成比较标志。2.根据权利要求1所述的半导体器件，其中，所述外部设置信号包括命令/地址信号以及芯片选择信号。3.根据权利要求1所述的半导体器件，其中，与所述缓冲器电路不存在有缺陷电路的情况相比，当所述缓冲器电路为有缺陷电路时，所述采样码生成电路将所述采样时段调整为更长。4.根据权利要求1所述的半导体器件，其中，所述采样码生成电路在所述采样时段期间对振荡信号进行采样，并且对采样的振荡信号进行计数以生成所述采样码。5.根据权利要求4所述的半导体器件，其中，所述采样码生成电路包括：驱动信号生成电路，其被配置为基于所述缓冲器电路的输出信号来生成驱动信号；以及采样码输出电路，其被配置为基于初始化脉冲和所述驱动信号来生成所述采样码。6.根据权利要求5所述的半导体器件，其中，所述采样码生成电路还包括初始化脉冲生成电路，所述初始化脉冲生成电路被配置为在初始化操作的结束时间点处生成所述初始化脉冲。7.根据权利要求5所述的半导体器件，其中，与所述缓冲器电路不存在有缺陷电路的情况相比，当所述缓冲器电路为有缺陷电路时，由所述驱动信号生成电路生成的所述驱动信号的逻辑电平转变时段被设定为更长。8.根据权利要求5所述的半导体器件，其中，所述驱动信号生成电路包括：故障检测信号生成电路，其被配置为基于所述缓冲器电路的输出信号来生成故障检测信号；以及驱动信号输出电路，其被配置为基于所述故障检测信号来将在初始化操作期间被设定为具有第一逻辑电平的所述驱动信号驱动至第二逻辑电平。9.根据权利要求5所述的半导体器件，其中，所述采样码输出电路包括：振荡信号采样电路，其被配置为在所述采样时段期间对振荡信号进行采样，以生成采样的振荡信号；以及计数器，其被配置为对所述采样的振荡信号进行计数，以改变所述采样码的设定值。10.根据权利要求5所述的半导体器件，其中，所述采样时段被设定为从生成所述初始化脉冲的时间点一直到发生所述驱动信号的逻辑电平转变的时间点为止的时段。11.根据权利要求1所述的半导体器件，还包括参考码储存电路，所述参考码储存电路被配置为输出提供用于判断所述缓冲器电路是否为有缺陷电路的参考值的所述参考码。12.根据权利要求1所述的半导体器件，其中，所述缓冲器电路被配置为接收所述外部设置信号，其中，所述外部设置信号的转换速率根据测试信号而变化。13.一种半导体器件，包括：采样码生成电路，其被配置为在采样时段期间对振荡信号进行采样以生成采样的振荡
信号，所述采样时段根据缓冲器电路是否为有缺陷电路而被调整，并且所述采样码生成电路被配置为对所述采样的振荡信号进行计数以生成采样码；以及码比较器，其被配置为将所述采样码与参考码进行比较，以生成比较标志。14.根据权利要求13所述的半导体器件，其中，所述缓冲器电路接收命令/地址信号以及芯片选择信号。15.根据权利要求13所述的半导体器件，其中，所述采样码生成电路包括：驱动信号生成电路，其被配置为基于所述缓冲器电路的输出信号来生成驱动信号；以及采样码输出电路，被配置为基于初始化脉冲和所述驱动信号来生成所述采样码。16.根据权利要求15所述的半导体器件，其中，与所述缓冲器电路不存在有缺陷电路的情况相比，当所述缓冲器电路为有缺陷电路时，由所述驱动信号生成电路生成的所述驱动信号的逻辑电平转变时段被设定为更长。17.根据权利要求15所述的半导体器件，其中，所述驱动信号生成电路包括：故障检测信号生成电路，其被配置为基于所述缓冲器电路的输出信号来生成故障检测信号；以及驱动信号输出电路，其被配置为基于所述故障检测信号来将在初始化操作期间被设定为具有第一逻辑电平的所述驱动信号驱动至第二逻辑电平。18.根据权利要求15所述的半导体器件，其中，所述采样码输出电路包括：振荡信号采样电路，其被配置为在所述采样时段期间对所述振荡信号进行采样，以生成采样的振荡信号；以及计数器，其被配置为对所述采样的振荡信号进行计数，以改变所述采样码的设定值。19.根据权利要求15所述的半导体器件，其中，所述采样时段被设定为从生成所述初始化脉冲的时间点一直到发生所述驱动信号的逻辑电平转变的时间点为止的时段。20.一种半导体器件，包括：缓冲器电路，其被配置为接收命令/地址信号以及芯片选择信号，以生成内部命令/地址信号和内部芯片选择信号；故障检测信号生成电路，其被配置为基于所述内部命令/地址信号和所述内部芯片选择信号来生成故障检测信号；驱动信号输出电路，其被配置为基于所述故障检测信号来驱动在初始化操作期间被初始化的所述驱动信号，使得发生所述驱动信号的逻辑电平转变；采样码输出电路，其被配置为基于初始化脉冲和所述驱动信号来生成所述采样码；以及码比较器，其被配置为将所述采样码与参考码进行比较，以生成比较标志。21.根据权利要求20所述的半导体器件，其中，所述采样码输出电路包括：振荡信号采样电路，其被配置为在采样时段期间对振荡信号进行采样，以生成采样的振荡信号；以及计数器，其被配置为对所述采样的振荡信号进行计数，以改变所述采样码的设定值。22.根据权利要求21所述的半导体器件，其中，所述采样时段被设定为从生成所述初始化脉冲的时间点一直到发生所述驱动信号的逻辑电平转变的时间点为止的时段。
23.根据权利要求20所述的半导体器件，还包括参考码储存电路，所述参考码储存电路被配置为输出提供用于判断所述缓冲器电路是否为有缺陷电路的参考值的所述参考码。

技术总结
本申请公开了一种检测有缺陷缓冲器电路的半导体器件。半导体器件包括采样码生成电路和码比较器。采样码生成电路包括被配置为接收外部设置信号的缓冲器电路。采样码生成电路被配置为在采样时段期间执行计数操作，该采样时段基于缓冲器电路的输出信号而被调整以生成采样码。码比较器被配置为将采样码与参考码进行比较，以生成比较标志。以生成比较标志。以生成比较标志。


技术研发人员：金光淳
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2021.01.20
技术公布日：2022/3/7