控制电源的电子器件的制作方法

控制电源的电子器件
1.相关申请的交叉引用
2.本技术要求于2020年9月8日提交的申请号为10-2020-0114791的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开的实施例涉及用于控制控制电路的电源的电子器件，所述控制电路用于控制写入操作和自动预充电操作。


背景技术：

4.通常，诸如双倍数据速率同步动态随机存取存储(ddr sdram)器件之类的半导体器件根据由外部芯片组设备提供的命令来执行读取操作和写入操作。为了使半导体器件执行读取操作或写入操作，每个半导体器件执行激活操作。半导体器件可以通过命令/地址引脚连续地接收命令和地址，以产生用于执行激活操作的内部地址和激活命令，并且可以使用芯片选择信号将命令与地址分离。


技术实现要素：

5.根据一个实施例，一种电子器件包括控制信号发生电路和控制电路。控制信号发生电路被配置为产生命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号，所述命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号被使能以在写入操作和自动预充电操作期间控制电力电压的供应。控制电路被配置为：在所述命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号被使能的情况下，接收所述电力电压，以基于内部芯片选择信号和内部命令/地址信号来产生写入信号、写入预充电信号、存储体地址信号、内部地址信号和自动预充电地址信号。
6.根据另一实施例，一种电子器件包括控制信号发生电路和控制电路。控制信号发生电路被配置为：根据内部芯片选择信号和内部命令/地址信号的逻辑电平组合来产生命令电力控制信号和地址电力控制信号，所述命令电力控制信号和地址电力控制信号被使能以在写入操作期间控制电力电压的供应。控制电路被配置为：在所述命令电力控制信号和地址电力控制信号被使能的情况下接收所述电力电压，以基于内部芯片选择信号和内部命令/地址信号来产生写入信号、存储体地址信号和内部地址信号。
附图说明
7.图1是示出根据本公开的实施例的电子器件的配置的框图。
8.图2是示出图1所示的电子器件中包括的半导体器件的配置的框图。
9.图3是示出图2所示的半导体器件中包括的控制信号发生电路的配置的框图。
10.图4示出图3所示的控制信号发生电路中包括的传输控制信号发生电路的配置。
11.图5是示出图3所示的控制信号发生电路中包括的电力控制信号发生电路的配置的框图。
12.图6是示出图5所示的电力控制信号发生电路中包括的第一脉冲发生电路的配置的电路图。
13.图7是示出图3所示的控制信号发生电路中包括的输出控制信号发生电路的配置的框图。
14.图8示出图7所示的输出控制信号发生电路中包括的移位电路的配置。
15.图9示出图7所示的输出控制信号发生电路中包括的信号延迟电路的配置。
16.图10是示出图2所示的半导体器件中包括的控制电路的配置的框图。
17.图11示出图10所示的控制电路中包括的第一控制电路的配置。
18.图12示出图10所示的控制电路中包括的第二控制电路的配置。
19.图13示出图10所示的控制电路中包括的第三控制电路的配置。
20.图14是示出图13所示的第三控制电路中包括的地址发生电路的配置的框图。
21.图15示出图10所示的控制电路中包括的第四控制电路的配置。
22.图16是示出图15所示的第四控制电路图中包括的预充电地址发生电路的配置的框图。
23.图17是示出根据本公开的实施例的电子器件的操作的时序图。
24.图18是示出采用图1至图17所示的电子器件的电子系统的配置的框图。
具体实施方式
25.在下面的实施例的描述中，当参数被称为“预定的”时，其意图是意味着当在过程或算法中使用该参数时，该参数的值是提前确定的。参数的值可以在过程或算法开始之前设置，或者可以在执行过程或算法的时段期间设置。
26.将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一个元件区分开，并不意在暗示元件的数量或顺序。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件，反之亦然。
27.此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在居间元件。
28.逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为高于逻辑“低”电平的电压电平的电压电平。此外，信号的逻辑电平可以根据实施例而被设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以被设置为在另一实施例中具有逻辑“低”电平，反之亦然。
29.在下文中将参考附图详细描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性目的，并不意在限制本公开的范围。
30.如图1所示，根据实施例的电子器件100可以包括控制器110和半导体器件120。半
导体器件120可以包括输入控制电路210、控制信号发生电路230、控制电路240和存储电路260。
31.控制器110可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件120可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一控制引脚11和第一半导体引脚21可以通过第一传输线l11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线l31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线l51彼此连接。第四控制引脚71和第四半导体引脚81可以通过第四传输线l71彼此连接。控制器110可以通过第一传输线l11将时钟信号clk传输至半导体器件120，以控制半导体器件120。控制器110可以通过第二传输线l31将芯片选择信号cs传输至半导体器件120，以控制半导体器件120。控制器110可以通过第三传输线l51将命令/地址信号ca传输至半导体器件120，以控制半导体器件120。控制器110可以通过第四传输线l71从半导体器件120接收数据data，或者可以将数据data传输至半导体器件120。
32.控制器110可以将时钟信号clk、芯片选择信号cs、命令/地址信号ca和数据data输出到半导体器件120，以执行写入操作和自动预充电操作。芯片选择信号cs和命令/地址信号ca可以同步于包括在时钟信号clk中的奇数脉冲或偶数脉冲而连续地输出。
33.输入控制电路210可以包括多个缓冲器。输入控制电路210可以从控制器110接收芯片选择信号cs和命令/地址信号ca，以产生内部芯片选择信号(图2的ics)和内部命令/地址信号(即，图2的第一至第k内部命令/地址信号ica《1:k》)。
34.控制信号发生电路230可以产生命令电力控制信号(图2的cmd_pg)、状态电力控制信号(图2的stt_pg)、地址电力控制信号(图2的add_pg)和预充电电力控制信号(图2的pcg_pg)，这些控制信号被使能以在写入操作和自动预充电操作期间控制功率供应。控制信号发生电路230可以根据内部芯片选择信号(图2的ics)和第一至第k内部命令/地址信号(图2的ica《1:k》)的逻辑电平)来产生命令电力控制信号(图2的cmd_pg)、状态电力控制信号(图2的stt_pg)、地址电力控制信号(图2的add_pg)和预充电电力控制信号(图2的pcg_pg)，这些信号被使能以控制电力电压的供应。电力电压可以包括图2所示的电源电压vdd和接地电压vss。
35.在命令电力控制信号(图2的cmd_pg)、状态电力控制信号(图2的stt_pg)、地址电力控制信号(图2的add_pg)和预充电电力控制信号(图2的pcg_pg)被使能的情况下，控制电路240可以由电力电压vdd和vss来驱动。在命令电力控制信号(图2的cmd_pg)、状态电力控制信号(图2的stt_pg)、地址电力控制信号(图2的add_pg)和预充电电力控制信号(图2的pcg_pg)被使能的情况下，控制电路240可以产生写入信号(图2的ewt)、写入预充电信号(图2的wtapg)、包括第一至第l存储体地址信号(图2的ba《1:l》)的存储体地址信号)、包括第一至第m内部地址信号(图2的iadd《1:m》)的内部地址信号以及包括第一至第l自动预充电地址信号(图2的aba《1:l》)的自动预充电地址信号。
36.存储电路260可以在写入操作期间储存数据data。存储电路260可以将数据data储存到由写入信号(图2的ewt)、第一至第l存储体地址信号(图2的ba《1:l》)和第一至第m内部地址信号(图2的iadd《1:m》)选择的存储单元中。存储电路260可以在写入操作之后执行自动预充电操作。存储电路260可以基于第一至第l自动预充电地址信号(图2的aba《1:l》)来
执行自动预充电操作。
37.如图2所示，半导体器件120可以包括输入控制电路210、内部时钟发生电路220、控制信号发生电路230、控制电路240、输入/输出(i/o)电路250和存储电路260。
38.输入控制电路210可以包括第一缓冲器211、第二缓冲器212和缓冲器控制电路213。
39.第一缓冲器211可以由掉电控制信号pd来激活。第一缓冲器211可以缓冲芯片选择信号cs以产生内部芯片选择信号ics。第一缓冲器211可以缓冲包括第一至第k命令/地址信号ca《1:k》的命令/地址信号ca，以产生第一至第k内部命令/地址信号ica《1:k》。第一缓冲器211可以使用cmos缓冲器来实现，该cmos缓冲器在掉电控制信号pd被使能时被激活。第一缓冲器211可以在掉电操作期间被激活。
40.第二缓冲器212可以由掉电控制信号pd来激活。第二缓冲器212可以缓冲芯片选择信号cs以产生内部芯片选择信号ics。第二缓冲器212可以缓冲第一至第k命令/地址信号ca《1:k》，以产生第一至第k内部命令/地址信号ica《1:k》。第二缓冲器212可以使用差分放大缓冲器来实现，该差分放大缓冲器在掉电控制信号pd被禁止时被激活。第二缓冲器212可以在掉电操作之后执行的写入操作、读取操作和自动预充电操作期间被激活。
41.缓冲器控制电路213可以根据掉电操作是否被执行来产生用于激活第一缓冲器211和第二缓冲器212中的一个的掉电控制信号pd。缓冲器控制电路213可以产生在掉电操作开始时被使能的掉电控制信号pd。缓冲器控制电路213可以产生在掉电操作开始之后当芯片选择信号cs被输入到缓冲器控制电路213时被禁止的掉电控制信号pd。根据实施例，被使能的掉电控制信号pd的逻辑电平可以被设置为逻辑“低”电平或逻辑“高”电平。
42.输入控制电路210可以在掉电操作期间激活使用cmos缓冲器实现的第一缓冲器211。输入控制电路210可以在掉电操作期间使用第一缓冲器211来缓冲芯片选择信号cs和第一至第k命令/地址信号ca《1:k》，以产生内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》。当掉电操作终止时，输入控制电路210可以激活使用差分放大缓冲器实现的第二缓冲器212。当掉电操作终止时，输入控制电路210可以使用第二缓冲器212来缓冲芯片选择信号cs和第一至第k命令/地址信号ca《1:k》，以产生内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》。
43.内部时钟发生电路220可以接收时钟信号clk以产生内部时钟信号iclk。内部时钟发生电路220可以产生内部时钟信号iclk，该内部时钟信号iclk的频率是时钟信号clk的频率的两倍。根据实施例，时钟信号clk和内部时钟信号iclk的频率和切换周期可以被设置为不同。
44.控制信号发生电路230可以产生命令电力控制信号cmd_pg、状态电力控制信号stt_pg、地址电力控制信号add_pg和预充电电力控制信号pcg_pg，这些信号被使能以在写入操作和自动预充电操作期间控制电力电压的供应。当内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》具有用于执行写入操作的逻辑电平组合时，控制信号发生电路230可以产生命令电力控制信号cmd_pg、状态电力控制信号stt_pg、地址电力控制信号add_pg和预充电电力控制信号pcg_pg，这些信号被使能以控制电力电压的供应。当内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》具有用于执行自动预充电操作的逻辑电平组合时，控制信号发生电路230可以产生命令电力控制信号cmd_pg、状态电力控制
信号stt_pg、地址电力控制信号add_pg和预充电电力控制信号pcg_pg，这些信号被使能以控制电力电压的供应。
45.在命令电力控制信号cmd_pg、状态电力控制信号stt_pg、地址电力控制信号add_pg和预充电电力控制信号pcg_pg被使能的情况下，控制电路240可以由电源电压vdd和接地电压vss来驱动。在命令电力控制信号cmd_pg、状态电力控制信号stt_pg和地址电力控制信号add_pg在写入操作期间被使能的情况下，控制电路240可以基于内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》来产生写入信号ewt、第一至第l存储体地址信号ba《1:l》以及第一至第m内部地址信号iadd《1:m》。在命令电力控制信号cmd_pg、状态电力控制信号stt_pg、地址电力控制信号add_pg和预充电电力控制信号pcg_pg在自动预充电操作期间被使能的情况下，控制电路240可以基于内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》来产生写入信号ewt、写入预充电信号wtapg、第一至第l存储体地址信号ba《1:l》、第一至第m内部地址信号iadd《1:m》以及第一至第l自动预充电地址信号aba《1:l》。在自动预充电操作期间，在基于内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》产生写入信号ewt、写入预充电信号wtapg、第一至第l存储体地址信号ba《1:l》以及第一至第m内部地址信号iadd《1:m》之后,控制电路240可以从第一到第l存储体地址信号ba《1:l》产生第一至第l自动预充电地址信号aba《1:l》。
46.i/o电路250可以在写入操作期间缓冲从控制器110输出的数据data以产生内部数据id。i/o电路250可以在自动预充电操作期间缓冲从控制器110输出的数据data以产生内部数据id。i/o电路250可以在读取操作期间缓冲内部数据id以产生数据data。
47.存储电路260可以在写入操作期间储存内部数据id。存储电路260可以将内部数据id储存到由写入信号ewt、第一至第l存储体地址信号ba《1:l》以及第一至第m内部地址信号iadd《1:m》选择的存储单元中。存储电路260可以在写入操作之后执行自动预充电操作。存储电路260可以基于写入预充电信号wtapg和第一至第l自动预充电地址信号aba《1:l》来执行自动预充电操作。存储电路260可以在读取操作期间输出储存在其中的内部数据id。
48.如图3所示，控制信号发生电路230可以包括传输控制信号发生电路231、电力控制信号发生电路232和输出控制信号发生电路233。
49.传输控制信号发生电路231可以同步于内部时钟信号iclk以锁存内部芯片选择信号ics。传输控制信号发生电路231可以将内部芯片选择信号ics的锁存信号移位以产生传输控制信号tcon。在内部时钟信号iclk的脉冲被输入到传输控制信号发生电路231的情况下，传输控制信号发生电路231可以基于内部芯片选择信号ics来产生传输控制信号tcon。
50.电力控制信号发生电路232可以同步于内部时钟信号iclk，以基于内部芯片选择信号ics来产生命令电力控制信号cmd_pg。电力控制信号发生电路232可以同步于内部时钟信号iclk来调整内部芯片选择信号ics的脉冲宽度，以产生命令电力控制信号cmd_pg。电力控制信号发生电路232可以基于内部芯片选择信号ics和恢复输出控制信号nwr_ctr来产生状态电力控制信号stt_pg。电力控制信号发生电路232可以产生在内部芯片选择信号ics被输入到电力控制信号发生电路232的时间点被使能的状态电力控制信号stt_pg。电力控制信号发生电路232可以产生在恢复输出控制信号nwr_ctr被输入到电力控制信号发生电路232的时间点被禁止的状态电力控制信号stt_pg。电力控制信号发生电路232可以基于内部芯片选择信号ics和地址输出控制信号add_ctr来产生地址电力控制信号add_pg。电力控制
信号发生电路232可以产生在内部芯片选择信号ics被输入到电力控制信号发生电路232的时间点被使能的地址电力控制信号add_pg。电力控制信号发生电路232可以产生在地址输出控制信号add_ctr被输入到电力控制信号发生电路232的时间点被禁止的地址电力控制信号add_pg。电力控制信号发生电路232可以基于写入输出控制信号wtt和恢复输出控制信号nwr_ctr来产生预充电电力控制信号pcg_pg。预充电电力控制信号pcg_pg在从内部芯片选择信号ics被输入到控制信号发生电路232的时间点起经过了设定时段之后被使能。设定时段被设置为从产生内部芯片选择信号ics的时间点一直到通过将在写入操作期间产生的写入信号ewt移位而产生写入输出控制信号的时间点为止的时段。
51.输出控制信号发生电路233可以同步于内部时钟信号iclk以基于写入信号ewt和状态电力控制信号stt_pg产生地址输出控制信号add_ctr和恢复输出控制信号nwr_ctr。输出控制信号发生电路233可以同步于内部时钟信号iclk来将写入信号ewt移位，以产生地址输出控制信号add_ctr。输出控制信号发生电路233可以同步于内部时钟信号iclk来将地址输出控制信号add_ctr移位，以产生恢复输出控制信号nwr_ctr。
52.如图4所示，传输控制信号发生电路231可以包括传输移位信号发生电路231_1和信号合成电路231_2。
53.传输移位信号发生电路231_1可以使用触发器231《1》和231《2》来实现。触发器231《1》可以同步于内部时钟信号iclk来锁存内部芯片选择信号ics。触发器231《1》可以输出内部芯片选择信号ics的锁存信号作为第一传输移位信号tcs《1》。触发器231《2》可以同步于内部时钟信号iclk来锁存第一传输移位信号tcs《1》。触发器231《2》可以输出第一传输移位信号tcs《1》的锁存信号作为第二传输移位信号tcs《2》。
54.传输移位信号发生电路231_1可以在通过将内部芯片选择信号ics移位而产生第一传输移位信号tcs《1》之后，产生第二传输移位信号tcs《2》。
55.信号合成电路231_2可以使用串联耦接的或非门231《3》和反相器231《4》来实现。信号合成电路231_2可以对第一传输移位信号tcs《1》和第二传输移位信号tcs《2》执行逻辑或运算以产生传输控制信号tcon。当第一传输移位信号tcs《1》和第二传输移位信号tcs《2》中的任何一个具有逻辑“高”电平时，信号合成电路231_2可以产生被使能为具有逻辑“高”电平的传输控制信号tcon。
56.如图5所示，电力控制信号发生电路232可以包括第一脉冲发生电路232_1、第二脉冲发生电路232_2、第三脉冲发生电路232_3和第四脉冲发生电路232_4。
57.第一脉冲发生电路232_1可以同步于内部时钟信号iclk，以产生包括基于内部芯片选择信号ics和传输控制信号tcon而产生的脉冲的命令电力控制信号cmd_pg。第一脉冲发生电路232_1可以同步于内部时钟信号iclk，以产生其脉冲宽度通过内部芯片选择信号ics和传输控制信号tcon来调整的命令电力控制信号cmd_pg。
58.第二脉冲发生电路232_2可以产生包括基于内部芯片选择信号ics和恢复输出控制信号nwr_ctr而产生的脉冲的状态电力控制信号stt_pg。第二脉冲发生电路232_2可以产生在内部芯片选择信号ics被输入到第二脉冲发生电路232_2的时间点被使能的状态电力控制信号stt_pg。第二脉冲发生电路232_2可以产生在恢复输出控制信号nwr_ctr被输入到第二脉冲发生电路232_2的时间点被禁止的状态电力控制信号stt_pg。
59.第三脉冲发生电路232_3可以产生包括基于内部芯片选择信号ics和地址输出控
制信号add_ctr而产生的脉冲的地址电力控制信号add_pg。第三脉冲发生电路232_3可以产生在内部芯片选择信号ics被输入到第三脉冲发生电路232_3的时间点被使能的地址电力控制信号add_pg。第三脉冲发生电路232_3可以产生在地址输出控制信号add_ctr被输入到第三脉冲发生电路232_3的时间点被禁止的地址电力控制信号add_pg。
60.第四脉冲发生电路232_4可以产生包括基于写入输出控制信号wtt和恢复输出控制信号nwr_ctr而产生的脉冲的预充电电力控制信号pcg_pg。第四脉冲发生电路232_4可以产生在写入输出控制信号wtt被输入到第四脉冲发生电路232_4的时间点被使能的预充电电力控制信号pcg_pg。第四脉冲发生电路232_4可以产生在恢复输出控制信号nwr_ctr被输入到第四脉冲发生电路232_4的时间点被禁止的预充电电力控制信号pcg_pg。
61.如图6所示，第一脉冲发生电路232_1可以包括内部脉冲发生电路310和信号传输电路320。
62.内部脉冲发生电路310可以使用反相器311《1》、311《2》、311《4》和311《6》以及或非门311《3》、311《5》和311《7》来实现。内部脉冲发生电路310可以产生在从内部芯片选择信号ics被输入到内部脉冲发生电路310的时间点起的预定时段期间被使能的内部脉冲ip。内部脉冲发生电路310可以产生在从具有逻辑“高”电平的内部芯片选择信号ics被输入到内部脉冲发生电路310的时间点起的预定时段期间具有逻辑“低”电平的内部脉冲ip。
63.信号传输电路320可以使用反相器321《1》、321《3》、321《4》、321《5》和321《7》；与非门321《2》；以及或非门321《6》来实现。信号传输电路320可以同步于内部时钟信号iclk以基于内部脉冲ip和传输控制信号tcon产生命令电力控制信号cmd_pg。当内部脉冲ip在具有逻辑“高”电平的内部时钟信号iclk被输入到信号传输电路320的时间点具有逻辑“低”电平时，信号传输电路320可以产生被使能为具有逻辑“高”电平的命令电力控制信号cmd_pg。当传输控制信号tcon在具有逻辑“高”电平的内部时钟信号iclk被输入到信号传输电路320的时间点具有逻辑“低”电平时，信号传输电路320可以产生被禁止为具有逻辑“低”电平的命令电力控制信号cmd_pg。
64.如图7所示，输出控制信号发生电路233可以包括移位电路233_1和信号延迟电路233_2。
65.移位电路233_1可以在通过同步于内部时钟信号iclk将写入信号ewt移位而产生等待时间信号wl之后，产生恢复信号nwr。移位电路233_1可以同步于内部时钟信号iclk将写入信号ewt移位第一时段，以产生等待时间信号wl。移位电路233_1可以同步于内部时钟信号iclk将等待时间信号wl移位第二时段，以产生恢复信号nwr。第一时段可以被设置为写入等待时间时段。第二时段可以被设置为写入恢复时段。第一时段可以根据实施例而被设置为不同，并且第二时段也可以根据实施例而被设置为不同。
66.信号延迟电路233_2可以同步于等待时间信号wl和恢复信号nwr，以基于状态电力控制信号stt_pg来产生地址输出控制信号add_ctr和恢复输出控制信号nwr_ctr。信号延迟电路233_2可以在等待时间信号wl被输入到信号延迟电路233_2的时间点基于状态电力控制信号stt_pg来产生地址输出控制信号add_ctr。信号延迟电路233_2可以在恢复信号nwr被输入到信号延迟电路233_2的时间点基于状态电力控制信号stt_pg来产生恢复输出控制信号nwr_ctr。
67.如图8所示，移位电路233_1可以包括第一移位电路330和第二移位电路340。
68.第一移位电路330可以使用触发器331《1》、331《2》、331《3》和331《4》；与非门331《5》、331《7》和331《9》；反相器331《6》、331《8》和331《10》来实现。第一移位电路330可以同步于内部时钟iclk将写入信号ewt移位第一时段，以产生等待时间信号wl。尽管第一移位电路330被示出为通过使用三个触发器331《1》、331《2》和331《3》将写入信号ewt移位第一时段来产生等待时间信号wl，但是用于将写入信号ewt移位写入等待时间时段以产生等待时间信号wl的触发器的数量可以根据实施例而被设置为不同。
69.第二移位电路340可以使用触发器341《1》、341《2》、341《3》和341《4》；与非门341《5》、341《7》、341《9》和341《11》；以及反相器341《6》、341《8》、341《10》和341《12》来实现。第二移位电路340可以同步于内部时钟iclk将等待时间信号wl移位第二时段，以产生恢复信号nwr。尽管第二移位电路340被示出为通过使用三个触发器341《1》、341《2》和341《3》将等待时间信号wl移位第二时段来产生恢复信号nwr，但是用于将等待时间信号wl移位写入恢复时段以产生恢复信号nwr的触发器的数量可以根据实施例而被设置为不同。
70.如图9所示，信号延迟电路233_2可以包括第一锁存电路350和第二锁存电路360。
71.第一锁存电路350可以使用触发器351《1》、延迟电路351《2》和与门351《3》来实现。触发器351《1》可以同步于等待时间信号wl来锁存状态电力控制信号stt_pg。触发器351《1》可以输出状态电力控制信号stt_pg的锁存信号作为状态等待时间信号stt_wl。延迟电路351《2》可以对状态等待时间信号stt_wl进行反相延迟，以输出状态等待时间信号stt_wl的反相延迟信号。与门351《3》可以对状态等待时间信号stt_wl和延迟电路351《2》的输出信号执行逻辑与运算，以产生地址输出控制信号add_ctr。
72.第二锁存电路360可以使用触发器361《1》、延迟电路361《2》和与门361《3》来实现。触发器361《1》可以同步于恢复信号nwr来锁存状态电力控制信号stt_pg。触发器361《1》可以输出状态电力控制信号stt_pg的锁存信号作为状态恢复信号stt_nwr。延迟电路361《2》可以对状态恢复信号stt_nwr进行反相延迟，以输出状态恢复信号stt_nwr的反相延迟信号。与门361《3》可以对状态恢复信号stt_nwr和延迟电路361《2》的输出信号执行逻辑与运算，以产生恢复输出控制信号nwr_ctr。
73.如图10中所示，控制电路240可以包括第一控制电路241、第二控制电路242、第三控制电路243和第四控制电路244，
74.在命令电力控制信号cmd_pg被使能的情况下，第一控制电路241可以由电源电压vdd和接地电压vss来驱动，并且可以基于内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》来产生写入信号ewt。在命令电力控制信号cmd_pg被使能的情况下，当内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》具有用于执行写入操作和自动预充电操作的逻辑电平组合时，第一控制电路241可以产生被使能的写入信号ewt。
75.在状态电力控制信号stt_pg被使能的情况下，第二控制电路242可以由电源电压vdd和接地电压vss来驱动，并且可以产生基于写入信号ewt而被顺序使能的写入标志信号wtf、写入输出控制信号wtt和写入预充电信号wtapg。在状态电力控制信号stt_pg被使能的情况下，当写入信号ewt被输入到第二控制电路242时，第二控制电路242可以产生顺序地被使能的写入标志信号wtf、写入输出控制信号wtt和写入预充电信号wtapg。
76.在地址电力控制信号add_pg被使能的情况下，第三控制电路243可以由电源电压vdd和接地电压vss来驱动，并且可以基于写入信号ewt、写入标志信号wtf和第一至第k内部
命令/地址信号ica《1:k》来产生第一至第l存储体地址信号ba《1:l》和第一至第m内部地址信号iadd《1:m》。在地址电力控制信号add_pg被使能的情况下，当写入信号ewt被输入到第三控制电路243时，第三控制电路243可以锁存第一至第k内部命令/地址信号ica《1:k》。在地址电力控制信号add_pg被使能的情况下，当写入标志信号wtf被输入到第三控制电路243时，第三控制电路243可以基于第一至第k内部命令/地址信号ica《1:k》的锁存信号来产生第一至第l存储体地址信号ba《1:l》和第一至第m内部地址信号iadd《1:m》。
77.在预充电电力控制信号pcg_pg被使能的情况下，第四控制电路244可以由电源电压vdd和接地电压vss来驱动，并且可以基于写入输出控制信号wtt和写入预充电信号wtapg来从第一至第l存储体地址信号ba《1:l》产生第一至第l自动预充电地址信号aba《1:l》。在预充电电力控制信号pcg_pg被使能的情况下，当写入输出控制信号wtt被输入到第四控制电路244时，第四控制电路244可以锁存第一至第l存储体地址信号ba《1:l》。在预充电电力控制信号pcg_pg被使能的情况下，当写入预充电信号wtapg被输入到第四控制电路244时，第四控制电路244可以基于第一至第l存储体地址信号ba《1:l》的锁存信号来产生第一至第l自动预充电地址信号aba《1:l》。
78.如图11所示，第一控制电路241可以包括第一电源电路241_1和解码器241_2。
79.第一电源电路241_1可以使用反相器241《1》、pmos晶体管241《2》和nmos晶体管241《3》来实现。反相器241《1》可以对命令电力控制信号cmd_pg进行反相缓冲以输出命令电力控制信号cmd_pg的反相缓冲信号。pmos晶体管241《2》可以耦接在电源电压vdd的供应端子与解码器241_2之间。当反相器241《1》的输出信号具有逻辑“低”电平时，pmos晶体管241《2》可以被导通以将电源电压vdd供应给解码器241_2。当反相器241《1》的输出信号具有逻辑“高”电平时，pmos晶体管241《2》可以被关断以抑制将电源电压vdd供应给解码器241_2。nmos晶体管241《3》可以耦接在解码器241_2与接地电压vss的供应端子之间。当命令电力控制信号cmd_pg具有逻辑“高”电平时，nmos晶体管241《3》可以被导通以将接地电压vss供应给解码器241_2。当命令电力控制信号cmd_pg具有逻辑“低”电平时，nmos晶体管241《3》可以被关断以抑制将接地电压vss供应给解码器241_2。
80.在命令电力控制信号cmd_pg被使能为具有逻辑“高”电平的情况下，第一电源电路241_1可以将电源电压vdd和接地电压vss供应给解码器241_2。
81.在电源电压vdd和接地电压vss被供应给解码器241_2的情况下，解码器241_2可以被驱动，以基于内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》来产生写入信号ewt。在电源电压vdd和接地电压vss被供应给解码器241_2的情况下，解码器241_2可以对内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》进行解码，以产生写入信号ewt。当内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》具有用于执行写入操作和自动预充电操作的逻辑电平组合时，解码器241_2可以由电源电压vdd和接地电压vss来驱动以产生被使能的写入信号ewt。
82.如图12所示，第二控制电路242可以包括第二电源电路242_1和写入控制电路242_2。
83.第二电源电路242_1可以使用反相器242《1》、pmos晶体管242《2》和nmos晶体管242《3》来实现。反相器242《1》可以对状态电力控制信号stt_pg进行反相缓冲，以输出状态电力控制信号stt_pg的反相缓冲信号。pmos晶体管242《2》可以耦接在电源电压vdd的供应端子
与写入控制电路242_2之间。当反相器242《1》的输出信号具有逻辑“低”电平时，pmos晶体管242《2》可以被导通以将电源电压vdd供应给写入控制电路242_2。当反相器242《1》的输出信号具有逻辑“高”电平时，pmos晶体管242《2》可以被关断以抑制将电源电压vdd供应给写入控制电路242_2。nmos晶体管242《3》可以耦接在写入控制电路242_2和接地电压vss的供应端子之间。当状态电力控制信号stt_pg具有逻辑“高”电平时，nmos晶体管242《3》可以被导通以将接地电压vss供应给写入控制电路242_2。当状态电力控制信号stt_pg具有逻辑“低”电平时，nmos晶体管242《3》可以被关断以抑制将接地电压vss供应给写入控制电路242_2。
84.在状态电力控制信号stt_pg被使能为逻辑“高”电平的情况下，第二电源电路242_1可以将电源电压vdd和接地电压vss供应给写入控制电路242_2。
85.写入控制电路242_2可以由电源电压vdd和接地电压vss来驱动，以基于写入信号ewt产生顺序地被使能的写入标志信号wtf、写入输出控制信号wtt和写入预充电信号wtapg。写入控制电路242_2可以由电源电压vdd和接地电压vss来驱动，以产生通过将写入信号ewt移位而顺序地被使能的写入标志信号wtf、写入输出控制信号wtt和写入预充电信号wtapg。
86.如图13所示，第三控制电路243可以包括第三电源电路243_1和地址发生电路243_2。
87.第三电源电路243_1可以使用反相器243《1》、pmos晶体管243《2》和nmos晶体管243《3》来实现。反相器243《1》可以对地址电力控制信号add_pg进行反相缓冲，以输出地址电力控制信号add_pg的反相缓冲信号。pmos晶体管243《2》可以耦接在电源电压vdd的供应端子与地址发生电路243_2之间。当反相器243《1》的输出信号具有逻辑“低”电平时，pmos晶体管243《2》可以被导通以将电源电压vdd供应给地址发生电路243_2。当反相器243《1》的输出信号具有逻辑“高”电平时，pmos晶体管243《2》可以被关断以抑制将电源电压vdd供应给地址发生电路243_2。nmos晶体管243《3》可以耦接在地址发生电路243_2与接地电压vss的供应端子之间。当地址电力控制信号add_pg具有逻辑“高”电平时，nmos晶体管243《3》可以被导通以将接地电压vss供应给地址发生电路243_2。当地址电力控制信号add_pg具有逻辑“低”电平时，nmos晶体管243《3》可以被关断以抑制将接地电压vss供应给地址电力控制信号add_pg。
88.在地址电力控制信号add_pg被使能为具有逻辑“高”电平的情况下，第三电源电路243_1可以将电源电压vdd和接地电压vss供应给地址发生电路243_2。
89.地址发生电路243_2可以由电源电压vdd和接地电压vss来驱动，以基于写入信号ewt、写入标志信号wtf和第一至第k内部命令/地址信号ica《1:k》来产生第一至第l存储体地址信号ba《1:l》和第一至第m内部地址信号iadd《1:m》。地址发生电路243_2可以由电源电压vdd和接地电压vss来驱动，以通过写入信号ewt和写入标志信号wtf、基于第一至第k内部命令/地址信号ica《1:k》来产生第一至第l存储体地址信号ba《1:l》和第一至第m内部地址信号iadd《1:m》。当写入信号ewt被输入到地址发生电路243_2时，地址发生电路243_2可以由电源电压vdd和接地电压vss来驱动，以锁存第一至第k内部命令/地址信号ica《1:k》。当写入标志信号wtf被输入到地址发生电路243_2时，地址发生电路243_2可以由电源电压vdd和接地电压vss来驱动，以基于第一至第k内部命令/地址信号ica《1:k》的锁存信号来产生第一至第l存储体地址信号ba《1:l》和第一至第m内部地址信号iadd《1:m》。第一至第l存储
体地址信号ba《1:l》可以从包括在第一到第k内部命令/地址信号ica《1:k》中的第一组比特位来产生。第一至第m内部地址信号iadd《1:m》可以从包括在第一至第k内部命令/地址信号ica《1:k》中的第二组比特位来产生。
90.如图14所示，地址发生电路243_2可以包括第一管道控制电路370和第一管道电路380。
91.第一管道控制电路370可以产生第一输入控制信号pin《1》和第一输出控制信号pout《1》，它们通过写入信号ewt和写入标志信号wtf而被顺序地使能。第一管道控制电路370可以产生在写入信号ewt被输入到第一管道控制电路370时被使能的第一输入控制信号pin《1》。第一管道控制电路370可以产生在写入标志信号wtf被输入到第一管道控制电路370时被使能的第一输出控制信号ppout《1》。
92.第一管道电路380可以基于第一输入控制信号pin《1》、第一输出控制信号pout《1》以及第一至第k内部命令/地址信号ica《1:k》来产生第一至第l存储体地址信号ba《1:l》和第一至第m内部地址信号iadd《1:m》。当第一输入控制信号pin《1》被输入到第一管道电路380时，第一管道电路380可以锁存第一至第k内部命令/地址信号ica《1:k》。当第一输出控制信号pout《1》被输入到第一管道电路380时，第一管道电路380可以从包括在第一至第k内部命令/地址信号ica《1:k》的锁存信号中的第一组比特位来产生第一至第l存储体地址信号ba《1:l》。当第一输出控制信号pout《1》被输入到第一管道电路380时，第一管道电路380可以从包括在第一至第k内部命令/地址信号ica《1:k》的锁存信号中的第二组比特位来产生第一至第m内部地址信号iadd《1:m》。
93.如图15所示，第四控制电路244可以包括第四电源电路244_1和预充电地址发生电路244_2。
94.第四电源电路244_1可以使用反相器244《1》、pmos晶体管244《2》和nmos晶体管244《3》来实现。反相器244《1》可以对预充电电力控制信号pcg_pg进行反相缓冲，以输出预充电电力控制信号pcg_pg的反相缓冲信号。pmos晶体管244《2》可以耦接在电源电压vdd的供应端子与预充电地址发生电路244_2之间。当反相器244《1》的输出信号具有逻辑“低”电平时，pmos晶体管244《2》可以被导通以将电源电压vdd供应给预充电地址发生电路244_2。当反相器244《1》的输出信号具有逻辑“高”电平时，pmos晶体管244《2》可以被关断以抑制将电源电压vdd供应给预充电地址发生电路244_2。nmos晶体管244《3》可以耦接在预充电地址发生电路244_2与接地电压vss的供应端子之间。当预充电电力控制信号pcg_pg具有逻辑“高”电平时，nmos晶体管244《3》可以被导通以将接地电压vss供应给预充电地址发生电路244_2。当地址电力控制信号add_pg具有逻辑“低”电平时，nmos晶体管244《3》可以被关断以抑制将接地电压vss供应给预充电电力控制信号pcg_pg。
95.在预充电电力控制信号pcg_pg被使能为具有逻辑“高”电平的情况下，第四电源电路244_1可以将电源电压vdd和接地电压vss供应给预充电地址发生电路244_2。
96.预充电地址发生电路244_2可以由电源电压vdd和接地电压vss来驱动，以基于写入输出控制信号wtt、写入预充电信号wtapg和第一至第l存储体地址信号ba《1:l》来产生第一至第l自动预充电地址信号aba《1:l》。当写入输出控制信号wtt被输入到预充电地址发生电路244_2时，预充电地址发生电路244_2可以由电源电压vdd和接地电压vss来驱动以锁存第一至第l存储体地址信号ba《1:l》。当写入预充电信号wtapg被输入到预充电地址发生电
路244_2时，预充电地址发生电路244_2可以由电源电压vdd和接地电压vss来驱动，以基于第一至第l存储体地址信号ba《1:l》的锁存信号来产生第一至第l自动预充电地址信号aba《1:l》。
97.如图16所示，预充电地址发生电路244_2可以包括第二管道控制电路390和第二管道电路400。
98.第二管道控制电路390可以产生第二输入控制信号pin《2》和第二输出控制信号pout《2》，它们通过写入输出控制信号wtt和写入预充电信号wtapg被顺序地使能。第二管道控制电路390可以产生在写入输出控制信号wtt被输入到第二管道控制电路390时被使能的第二输入控制信号pin《2》。第二管道控制电路390可以产生在写入预充电信号wtapg被输入到第二管道控制电路390时被使能的第二输出控制信号pout《2》。
99.第二管道电路400可以基于第二输入控制信号pin《2》、第二输出控制信号pout《2》和第一至第l存储体地址信号ba《1:l》来产生第一至第l自动预充电地址信号aba《1:l》。当第二输入控制信号pin《2》被输入到第二管道电路400时，第二管道电路400可以锁存第一至第l存储体地址信号ba《1:l》。当第二输出控制信号pout《2》被输入到第二管道电路400时，第二管道电路400可以从第一到第l存储体地址信号ba《1:l》的锁存信号产生第一至第l自动预充电地址信号aba《1:l》。
100.在下文中，将参考图17、结合在写入操作之后执行自动预充电操作的情况来描述根据实施例的电子器件100的操作。
101.在时间点“t1”，控制器110可以输出时钟信号clk、具有逻辑“高”电平的芯片选择信号cs以及第一至第k命令/地址信号ca《1:k》，以执行写入操作和自动预充电操作。
102.输入控制电路210可以使用第二缓冲器212来缓冲芯片选择信号cs和第一至第k命令/地址信号ca《1:k》，以产生内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》。
103.内部时钟发生电路220可以接收时钟信号clk以产生内部时钟信号iclk。
104.传输控制信号发生电路231可以同步于内部时钟信号iclk来从内部芯片选择信号ics产生具有逻辑“高”电平的传输控制信号tcon。
105.电力控制信号发生电路232可以同步于内部时钟信号iclk来产生通过传输控制信号tcon和内部芯片选择信号ics被使能为具有逻辑“高”电平的命令电力控制信号cmd_pg。电力控制信号发生电路232可以产生状态电力控制信号stt_pg，该状态电力控制信号stt_pg通过内部芯片选择信号ics而被使能为具有逻辑“高”电平。电力控制信号发生电路232可以产生地址电力控制信号add_pg，该地址电力控制信号add_pg通过内部芯片选择信号ics而被使能为逻辑“高”电平。
106.在命令电力控制信号cmd_pg被使能为具有逻辑“高”电平的情况下，第一电源电路241_1可以将电源电压vdd和接地电压vss供应给解码器241_2。
107.在状态电力控制信号stt_pg被使能为具有逻辑“高”电平的情况下，第二电源电路242_1可以将电源电压vdd和接地电压vss供应给写入控制电路242_2。
108.在地址电力控制信号add_pg被使能为具有逻辑“高”电平的情况下，第三电源电路243_1可以将电源电压vdd和接地电压vss供应给地址发生电路243_2。
109.在时间点“t2”，解码器241_2可以由电源电压vdd和接地电压vss来驱动，以产生被
使能为具有逻辑“高”电平的写入信号ewt，因为内部芯片选择信号ics和第一至第k内部命令/地址信号ica《1:k》具有用于执行写入操作和自动预充电操作的逻辑电平组合。
110.地址发生电路243_2可以由电源电压vdd和接地电压vss来驱动，以基于具有逻辑“高”电平的写入信号ewt来锁存第一至第k内部命令/地址信号ica《1:k》。
111.在时间点“t3”，移位电路233_1可以同步于内部时钟信号iclk来对在时间点“t2”生成的写入信号ewt进行移位，以产生具有逻辑“高”电平的等待时间信号wl。
112.写入控制电路242_2可以由电源电压vdd和接地电压vss来驱动，以通过对在时间点“t2”产生的写入信号ewt进行移位来产生被使能为具有逻辑“高”电平的写入标志信号wtf。
113.地址发生电路243_2可以由电源电压vdd和接地电压vss来驱动，以基于第一至第k内部命令/地址信号ica《1:k》来产生第一至第l存储体地址信号ba《1:l》和第一至第m内部地址信号iadd《1:m》，该第一至第k内部命令/地址信号ica《1:k》是由具有逻辑“高”电平的写入标志信号wtf锁存的。
114.i/o电路250可以在写入操作期间缓冲从控制器110输出的数据data以产生内部数据id。
115.存储电路260可以执行用于将内部数据id储存到由写入信号ewt、第一至第l存储体地址信号ba《1:l》以及第一至第m内部地址信号iadd《1:m》选择的存储单元中的写入操作。
116.在时间点“t4”，移位电路233_1可以同步于内部时钟信号iclk来对在时间点“t3”产生的等待时间信号wl进行移位以产生恢复信号nwr。
117.写入控制电路242_2可以由电源电压vdd和接地电压vss来驱动，以通过对在时间点“t3”产生的写入标志信号wtf进行移位来产生被使能为具有逻辑“高”电平的写入输出控制信号wtt。
118.电力控制信号发生电路232可以产生预充电电力控制信号pcg_pg，该预充电电力控制信号pcg_pg通过写入输出控制信号wtt而被使能为具有逻辑“高”电平。
119.在预充电电力控制信号pcg_pg被使能为具有逻辑“高”电平的情况下，第四电源电路244_1可以将电源电压vdd和接地电压vss供应给预充电地址发生电路244_2。
120.电力控制信号发生电路232可以同步于与内部时钟信号iclk，以产生命令电力控制信号cmd_pg，该命令电力控制信号cmd_pg通过具有逻辑“低”电平的传输控制信号tcon而被禁止为具有逻辑“低”电平。
121.因为命令电力控制信号cmd_pg被禁止为具有逻辑“低”电平，所以第一电源电路241_1可以抑制将电源电压vdd和接地电压vss供应给解码器241_2。
122.因为没有将电源电压vdd和接地电压vss供应给解码器241_2，所以解码器241_2未被驱动。
123.在时间点“t5”，写入控制电路242_2可以由电源电压vdd和接地电压vss来驱动以产生写入预充电信号wtapg，该写入预充电信号wtapg通过对在时间点“t4”产生的写入输出控制信号wtt进行移位而被使能为具有逻辑“高”电平。
124.信号延迟电路233_2可以基于在时间点“t3”产生的等待时间信号wl而从状态电力控制信号stt_pg产生具有逻辑“高”电平的地址输出控制信号add_ctr。
125.预充电地址发生电路244_2可以由电源电压vdd和接地电压vss来驱动，以从在时间点“t3”产生的第一到第l存储体地址信号ba《1:l》产生第一至第l自动预充电地址信号aba《1:l》。
126.存储电路260可以基于写入预充电信号wtapg和第一至第l自动预充电地址信号aba《1:l》来执行自动预充电操作。
127.在时间点“t6”，电力控制信号发生电路232可以同步于内部时钟信号iclk来产生地址电力控制信号add_pg，该地址电力控制信号add_pg通过在时间点“t5”产生的具有逻辑“高”电平的地址输出控制信号add_ctr而被禁止为具有逻辑“低”电平。
128.因为地址电力控制信号add_pg被禁止为具有逻辑“低”电平，所以第三电源电路243_1可以抑制将电源电压vdd和接地电压vss供应给地址发生电路243_2。
129.因为电源电压vdd和接地电压vss没有被供应给地址电源电路243_2，所以地址发生电路243_2未被驱动。
130.在时间点“t7”，电力控制信号发生电路232可以产生被禁止为具有逻辑“低”电平的预充电电力控制信号pcg_pg。
131.因为预充电电力控制信号pcg_pg被禁止为具有逻辑“低”电平，所以第四电源电路244_1可以抑制将电源电压vdd和接地电压vss供应给预充电地址发生电路244_2。
132.因为没有将电源电压vdd和接地电压vss供应给预充电地址发生电路244_2，所以预充电地址发生电路244_2未被驱动。
133.信号延迟电路233_2可以基于在时间点“t4”产生的恢复信号nwr而从状态电力控制信号stt_pg产生具有逻辑“高”电平的恢复输出控制信号nwr_ctr。
134.在时间点“t8”，电力控制信号发生电路232可以同步于内部时钟信号iclk来产生状态电力控制信号stt_pg，该状态电力控制信号stt_pg通过在时间点“t7”产生的具有逻辑“高”电平的恢复输出控制信号nwr_ctr而被禁止为具有逻辑“低”电平。
135.因为状态电力控制信号stt_pg被禁止为具有逻辑“低”电平，所以第二电源电路242_1可以抑制将电源电压vdd和接地电压vss供应给写入控制电路242_2。
136.因为没有将电源电压vdd和接地电压vss供应给写入控制电路242_2，所以写入控制电路242_2未被驱动。
137.如上所述，根据实施例的电子器件可以仅在必要时段期间向包括在用于控制写入操作和自动预充电操作的控制电路中的内部电路供应电力电压，从而减少了电子器件的功耗。另外，在不需要包括在控制电路中的内部电路的操作的时段期间，电子器件可以抑制将电力电压供应到控制电路中包括的内部电路，从而防止产生不必要的信号。因此，能够减少或防止电子器件的故障。
138.图18是示出根据本公开的实施例的电子系统1000的配置的框图。如图18所示，电子系统1000可以包括主机1100和半导体系统1200。
139.主机1100和半导体系统1200可以使用接口协议相互传送信号。用于主机1100与半导体系统1200之间的通信的接口协议可以包括诸如以下的各种接口协议中的任意一种：多媒体卡(mmc)、增强型小设备接口(esdi)、集成驱动电子器件(ide)、外围组件快速互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行附接的scsi(sas)和通用串行总线(usb)。
140.半导体系统1200可以包括控制器1300和半导体器件1400(k:1)。控制器1300可以控制半导体器件1400(k:1)，使得每个半导体器件1400(k:1)执行写入操作和自动预充电操作。每个半导体器件1400(k:1)可以仅在必要的时段期间向用于控制写入操作和自动预充电操作的控制电路供应电力电压，从而降低半导体系统1200的功耗。此外，在不需要控制电路的操作的时段期间，每个半导体器件1400(k:1)可以抑制将电力电压供应给控制电路，从而防止产生不必要的信号。因此，能够减少或防止半导体系统1200的故障。
141.控制器1300可以使用图1所示的控制器110来实现。每个半导体器件1400(k:1)可以使用图1所示的半导体器件120来实现。在一些实施例中，半导体器件120可以使用动态随机存取存储器(dram)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)或铁电随机存取存储器(fram)来实现。

技术特征：
1.一种电子器件，包括：控制信号发生电路，其被配置为产生命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号，所述命令电力控制信号、所述状态电力控制信号、所述地址电力控制信号和所述预充电电力控制信号被使能以在写入操作和自动预充电操作期间控制电力电压的供应；以及控制电路，其被配置为：在所述命令电力控制信号、所述状态电力控制信号、所述地址电力控制信号和所述预充电电力控制信号被使能的情况下，接收所述电力电压以基于内部芯片选择信号和内部命令/地址信号来产生写入信号、写入预充电信号、存储体地址信号、内部地址信号和自动预充电地址信号。2.根据权利要求1所述的电子器件，其中，所述电力电压包括由外部设备提供的电源电压和接地电压。3.根据权利要求1所述的电子器件，其中，所述控制信号发生电路被配置为：在所述内部芯片选择信号被输入到所述控制信号发生电路的时间点，将所述命令电力控制信号、所述状态电力控制信号和所述地址电力控制信号使能；以及在从所述内部芯片选择信号被输入到所述控制信号发生电路的时间点起经过了设定时段之后，将所述预充电电力控制信号使能。4.根据权利要求1所述的电子器件，其中，所述控制信号发生电路包括：传输控制信号发生电路，其被配置为同步于内部时钟信号来锁存所述内部芯片选择信号，并且被配置为对被锁存的内部芯片选择信号进行移位以产生传输控制信号；电力控制信号发生电路，其被配置为同步于所述内部时钟信号以基于所述内部芯片选择信号产生所述命令电力控制信号，被配置为基于所述内部芯片选择信号、地址输出控制信号和恢复输出控制信号来产生所述状态电力控制信号和所述地址电力控制信号，以及被配置为基于写入输出控制信号和所述恢复输出控制信号来产生所述预充电电力控制信号；以及输出控制信号发生电路，其被配置为同步于所述内部时钟信号，以基于所述写入信号和所述状态电力控制信号来产生所述地址输出控制信号和所述恢复输出控制信号。5.根据权利要求4所述的电子器件，其中，所述传输控制信号发生电路包括：传输移位信号发生电路，其配置为同步于所述内部时钟信号来锁存所述内部芯片选择信号以产生第一传输移位信号，以及被配置为同步于所述内部时钟信号来锁存所述第一传输移位信号以产生第二传输移位信号；以及信号合成电路，其被配置为对所述第一传输移位信号和所述第二传输移位信号进行合成以产生所述传输控制信号。6.根据权利要求4所述的电子器件，其中，所述电力控制信号发生电路包括：第一脉冲发生电路，其被配置为同步于所述内部时钟信号以产生包括基于所述内部芯片选择信号和所述传输控制信号而产生的脉冲的所述命令电力控制信号；第二脉冲发生电路，其被配置为产生包括基于所述内部芯片选择信号和所述恢复输出控制信号而产生的脉冲的所述状态电力控制信号；第三脉冲发生电路，其被配置为产生包括基于所述内部芯片选择信号和所述地址输出控制信号而产生的脉冲的所述地址电力控制信号；以及
第四脉冲发生电路，其被配置为产生包括基于所述写入输出控制信号和所述恢复输出控制信号而产生的脉冲的所述预充电电力控制信号。7.根据权利要求6所述的电子器件，其中，所述第一脉冲发生电路包括：内部脉冲发生电路，其被配置为产生内部脉冲，所述内部脉冲在从所述内部芯片选择信号被输入到所述内部脉冲发生电路的时间点起的预定时段期间被使能；以及信号传输电路，其被配置为同步于所述内部时钟信号以产生基于所述内部脉冲和所述传输控制信号而被使能的所述命令电力控制信号。8.根据权利要求4所述的电子器件，其中，所述输出控制信号发生电路包括：移位电路，其被配置为在通过同步于所述内部时钟信号来对所述写入信号进行移位而产生等待时间信号之后产生恢复信号；信号延迟电路，其被配置为同步于所述等待时间信号和所述恢复信号以基于所述状态电力控制信号来产生所述地址输出控制信号和所述恢复输出控制信号。9.根据权利要求8所述的电子器件，其中，所述移位电路包括：第一移位电路，其被配置为同步于所述内部时钟来将所述写入信号移位第一时段，以产生所述等待时间信号；以及第二移位电路，其被配置为同步于所述内部时钟来将所述等待时间信号移位第二时段，以产生所述恢复信号。10.根据权利要求8所述的电子器件，其中，所述信号延迟电路包括：第一锁存电路，其配置为同步于所述等待时间信号以锁存所述状态电力控制信号，以及被配置为对被锁存的状态电力控制信号进行延迟以产生所述地址输出控制信号；以及第二锁存电路，其配置为同步于所述恢复信号以锁存所述状态电力控制信号，以及被配置为对被锁存的状态电力控制信号进行延迟以产生所述恢复输出控制信号。11.根据权利要求1所述的电子器件，其中，所述控制电路包括：第一控制电路，其被配置为在所述命令电力控制信号被使能的情况下通过接收所述电力电压而被驱动，以及被配置为在所述命令电力控制信号被使能的情况下基于所述内部芯片选择信号和所述内部命令/地址信号来产生所述写入信号；第二控制电路，其被配置为在所述状态电力控制信号被使能的情况下通过接收所述电力电压而被驱动，以及被配置为：在所述状态电力控制信号被使能的情况下产生基于所述写入信号而被顺序地使能的写入标志信号、写入输出控制信号和所述写入预充电信号；第三控制电路，其被配置为在所述地址电力控制信号被使能的情况下通过接收所述电力电压而被驱动，以及被配置为：在所述地址电力控制信号被使能的情况下，基于所述写入信号、所述写入标志信号和所述内部命令/地址信号来产生所述存储体地址信号和所述内部地址信号；以及第四控制电路，其被配置为在所述预充电电力控制信号被使能的情况下通过接收所述电力电压而被驱动，以及被配置为：在所述预充电电力控制信号被使能的情况下，基于所述写入输出控制信号和所述写入预充电信号来从所述存储体地址信号产生所述自动预充电地址信号。12.一种电子器件，包括：控制信号发生电路，其被配置为根据内部芯片选择信号和内部命令/地址信号的逻辑
电平组合来产生命令电力控制信号和地址电力控制信号，所述命令电力控制信号和所述地址电力控制信号被使能以在写入操作期间控制电力电压的供应；以及控制电路，其被配置为：在所述命令电力控制信号和所述地址电力控制信号被使能的情况下接收所述电力电压，以基于所述内部芯片选择信号和所述内部命令/地址信号来产生写入信号、存储体地址信号和内部地址信号。13.根据权利要求12所述的电子器件，其中，所述电力电压包括由外部设备提供的电源电压和接地电压。14.根据权利要求12所述的电子器件，其中，所述控制信号发生电路包括：传输控制信号发生电路，其被配置为同步于内部时钟信号来锁存所述内部芯片选择信号，以及被配置为对被锁存的内部芯片选择信号进行移位以产生传输控制信号；电力控制信号发生电路，其被配置为同步于所述内部时钟信号以基于所述内部芯片选择信号产生所述命令电力控制信号，以及被配置为基于所述内部芯片选择信号和地址输出控制信号来产生所述地址电力控制信号；以及输出控制信号发生电路，其被配置为同步于所述内部时钟信号来对所述写入信号进行移位以产生所述地址输出控制信号。15.根据权利要求14所述的电子器件，其中，所述传输控制信号发生电路包括：传输移位信号发生电路，其配置为同步于所述内部时钟信号来锁存所述内部芯片选择信号以产生第一传输移位信号，以及被配置为同步于所述内部时钟信号来锁存所述第一传输移位信号以产生第二传输移位信号；以及信号合成电路，其被配置为对所述第一传输移位信号和所述第二传输移位信号进行合成以产生所述传输控制信号。16.根据权利要求14所述的电子器件，其中，所述电力控制信号发生电路包括：第一脉冲发生电路，其被配置为同步于所述内部时钟信号以产生包括基于所述内部芯片选择信号和所述传输控制信号而产生的脉冲的所述命令电力控制信号；以及第二脉冲发生电路，其被配置为产生包括基于所述内部芯片选择信号和所述地址输出控制信号而产生的脉冲的所述地址电力控制信号。17.根据权利要求16所述的电子器件，其中，所述第一脉冲发生电路包括：内部脉冲发生电路，其被配置为产生内部脉冲，所述内部脉冲在从所述内部芯片选择信号被输入到所述内部脉冲发生电路的时间点起的预定时段期间被使能；以及信号传输电路，其被配置为同步于所述内部时钟信号以产生基于所述内部脉冲和所述传输控制信号而被使能的所述命令电力控制信号。18.根据权利要求12所述的电子器件，其中，所述控制电路包括：第一控制电路，其被配置为在所述命令电力控制信号被使能的情况下通过接收所述电力电压而被驱动，以及被配置为在所述命令电力控制信号被使能的情况下基于所述内部芯片选择信号和所述内部命令/地址信号来产生所述写入信号；第二控制电路，其被配置为在所述地址电力控制信号被使能的情况下通过接收所述电力电压而被驱动，以及被配置为：在所述地址电力控制信号被使能的情况下，基于所述写入信号、写入标志信号和所述内部命令/地址信号来产生所述存储体地址信号和所述内部地址信号。
19.根据权利要求18所述的电子器件，其中，所述第一控制电路包括：第一电源电路，其被配置为在所述命令电力控制信号被使能的情况下输出所述电力电压；以及解码器，其被配置为：在所述电力电压被供应给所述解码器的情况下，对所述内部芯片选择信号和所述内部命令/地址信号进行解码以产生所述写入信号。20.根据权利要求18所述的电子器件，其中，所述第二控制电路包括：第二电源电路，其被配置为在所述地址电力控制信号被使能的情况下输出所述电力电压；以及地址发生电路，其被配置为在所述电力电压被供应给所述地址发生电路的情况下，基于所述写入信号、所述写入标志信号和所述内部命令/地址信号来产生所述存储体地址信号和所述内部地址信号。21.根据权利要求20所述的电子器件，其中，所述地址发生电路包括：管道控制电路，其被配置为产生在所述写入信号被输入到所述管道控制电路时被使能的输入控制信号，以及被配置为产生在所述写入标志信号被输入到所述管道控制电路时被使能的输出控制信号；以及管道电路，其被配置为在所述输入控制信号被输入到所述管道电路时储存所述内部地址信号，以及被配置为在所述输出控制信号被输入到所述管道电路时从所储存的内部地址信号来产生所述存储体地址信号和所述内部地址信号。

技术总结
本申请公开了控制电源的电子器件，该电子器件包括控制信号发生电路和控制电路。该控制信号发生电路被配置为产生命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号，所述命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号被使能以在写入操作和自动预充电操作期间控制电力电压的供应。控制电路被配置为：在命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号被使能的情况下，接收所述电力电压以基于内部芯片选择信号和内部命令/地址信号来产生写入信号、写入预充电信号、存储体地址信号、内部地址信号和自动预充电地址信号。和自动预充电地址信号。和自动预充电地址信号。


技术研发人员：金雄来
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2021.01.29
技术公布日：2022/3/8