半导体器件及其制造方法与流程

本发明一般涉及氮基半导体器件。更具体地说，本发明涉及具有多层结构的氮基半导体器件，此多层结构包括分别具有不同氧浓度和厚度的至少两个介电保护层，从而改善其电特性。

背景技术

近年来，对高电子迁移率晶体管(high-electron-mobility transistors,HEMTs)的深入研究非常普遍，尤其是在大功率开关和高频应用方面。III族氮基HEMT利用具有不同带隙的两种材料之间的异质结界面形成量子阱状结构，其容纳二维电子气(two-dimensional electron gas,2DEG)区域，满足高功率/频率器件的要求。除了HEMT，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)和调制掺杂的FET(modulation-doped FETs,MODFET)。

在III族氮基器件的制造过程中，杂质气体或等离子体可能会损坏栅极电极和2DEG区域，从而降低其电性能。因此，有必要提高器件性能。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件。一种半导体器件，包括衬底、第一氮基半导体层、第二氮基半导体层、掺杂的氮基半导体层、栅极电极、第一介电保护层和第二介电保护层。第一氮基半导体层设置在衬底上方。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。掺杂的氮基半导体层设置在第二氮基半导体层上方。栅极电极设置在掺杂的氮基半导体层上。第一介电保护层包括氧，并设置在栅极电极和第二氮基半导体层上。第一介电保护层与由栅极电极、掺杂的氮基半导体层和第二氮基半导体层共同构成的轮廓共形。第二介电保护层包括氧，并且设置在第一介电保护层上并与第一介电保护层接触。第一介电保护层的氧浓度小于第二介电保护层的氧浓度。

根据本发明的一个方面，提供了一种制造半导体器件的方法。此方法包括以下多道步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上形成掺杂的氮基半导体层。在掺杂的氮基半导体层上方形成栅极电极。在栅极电极和第二氮基半导体层上形成包括氧的第一介电保护层。在第一介电保护层上形成包括氧的第二介电保护层且其与第一介电保护层接触。第一介电保护层的氧浓度小于第二介电保护层的氧浓度，并且比第二介电保护层薄。

根据本发明的一个方面，提供了一种半导体器件。一种半导体器件，包括衬底、第一氮基半导体层、第二氮基半导体层、掺杂的氮基半导体层、栅极电极和多层结构。第一氮基半导体层设置在衬底之上。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。掺杂的氮基半导体层设置在第二氮基半导体层上。栅极电极设置在掺杂的氮基半导体层上。多层结构设置在栅极电极和第二氮基半导体层上。多层结构包括第一介电保护层和第二介电保护层。第一介电保护层包括氧并覆盖栅极电极、掺杂的氮基半导体层和第二氮基半导体层。第二介电保护层包括氧，并且设置在第一介电保护层上，并与第一介电保护层接触以在其间形成界面。从所述第二介电保护层、通过所述界面至所述第一介电保护层，多层结构具有的氧浓度为先增加后降低。

通过上述配置，多层结构的第一和第二介电保护层具有不同的厚度和氧浓度，其中第一介电保护层的氧浓度小于第二介电保护层的氧浓度。多层结构可保护下方组件层在制造过程中免受损坏，其中损坏包括氧对掺杂的氮基半导体层和栅极电极的损伤。因此，可以很好地保护半导体器件中的元件层，从而提高其电性能和可靠度。

附图说明

当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本发明的实施例在下文中可对照附图以进行更详细的描述，其中：

图1A是根据本发明的一些实施例的半导体器件的垂直截面图；

图1B是根据本发明一些实施例的图1A中一区域的放大垂直截面图；

图1C、图1D、图1E和图1F是根据本发明一些实施例的半导体器件中的不同氧浓度分布；

图2A、图2B、图2C、图2D和图2E示出了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段图；以及

图3是根据本发明一些实施例的氮基半导体器件的垂直截面图。

具体实施方式

于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。

于空间描述中，像是“上”、“上方”、“下”、“向上”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。

此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于设备的制造条件造成的。本发明内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。

于下面的描述中，半导体器件/芯片/封装以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。

图1A是根据本发明的一些实施例的半导体器件100A的垂直截面图。半导体器件100A包括衬底102、缓冲层103、氮基半导体层104和106、源极/漏极(S/D)电极110和112、掺杂的氮基半导体层120、栅极电极130、介电保护层140和142以及钝化层150。

衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于，硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p型掺杂的硅、n型掺杂的硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底102可包括，例如但不限于，III族元素、IV族元素、V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括，例如但不限于，一个或多个其他特征，例如掺杂区域(doped region)、埋层(buried layer)、外延层(epitaxial(epi)layer)或其组合。

缓冲层103可设置在衬底102上。缓冲层103可以被配置为衬底102和氮基半导体层104之间。缓冲层103可以被配置为减少衬底102和氮基半导体层104之间的晶格和热失配，从而修复由于失配(mismatches)/差异(difference)引起的缺陷。缓冲层103可包括III-V族化合物。III-V族化合物可包括，例如但不限于，铝、镓、铟、氮或其组合。因此，缓冲层103的示例性材料还可以包括，例如但不限于，氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。在一些实施例中，半导体器件100A可进一步包括成核层(nucleation layer,未示出)。成核层可以形成于衬底102和缓冲层104之间。成核层可被配置为提供过渡层(transition)以适应衬底102和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包括，例如但不限于，氮化铝(AlN)或其任何合金。

氮基半导体层104设置在衬底102和缓冲层103之上。氮基半导体层106设置在氮基半导体层104上。氮基半导体层104的示例性材料可包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N，其中x+y≤1，AlyGa(1–y)N其中y≤1。氮基半导体层106的示例性材料可包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N，其中x+y≤1，AlyGa(1–y)N其中y≤1。

可选择氮基半导体层104和106的示例性材料，使得氮基半导体层106的带隙(即，禁带宽度(forbidden band width))大于氮基半导体层104的带隙，这使得它们的电子亲和力彼此不同，并在它们之间形成异质结(heterojunction)。例如，当氮基半导体层104是具有约3.4ev的带隙的未掺杂的氮化镓层时，氮基半导体层106可以被选择为具有约4.0ev的带隙的氮化铝镓(AlGaN)层。因此，氮基半导体层104和106可分别用作沟道层(channel layer)和势垒层(barrier layer)。在沟道层和势垒层之间的接合界面处产生三角阱电势，使得电子在三角阱中积聚，从而在异质结附近产生二维电子气(2DEG)区域。因此，半导体器件100A可用于包括至少一个氮化镓基的高电子迁移率晶体管(HEMT)。

掺杂的氮基半导体层120设置在氮基半导体层106上/之上。栅极电极130设置/堆叠在掺杂的氮基半导体层120上。掺杂的氮基半导体层120的宽度实质上与栅极电极130的宽度相同。掺杂的氮基半导体层120设置在氮基半导体层106和栅极电极130之间。掺杂的氮基半导体层120覆盖氮基半导体层106的一部分。

在图1A的示例性图示中，半导体器件100A是增强模式(enhancement mode)器件，当栅极电极130被施予大约零偏压(zero bias)时，其处于常闭状态(normally-off state)。具体而言，掺杂的氮基半导体层120可与氮基半导体层106形成至少一个p-n结以耗尽2DEG区域，使得与对应的栅极电极130下方的位置相对应的2DEG区域的至少一个区块具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，因此被阻断。由于此种机制，半导体器件100A具有常闭特性(normally-off characteristic)。换句话说，当栅极电极130未被施加电压，或，施加到栅极电极130的电压小于阈值电压(即，在栅极电极130下方形成反转层所需的最小电压)时，栅极电极130下方的2DEG区域的区块持续被阻断，因此没有电流流过此处。

在一些实施例中，可以省略掺杂的氮基半导体层120，使得半导体器件100A是耗尽模式(depletion-mode)器件，此代表着半导体器件100A在零栅极源极(gate-source)电压下处于常开状态(normally-on state)。

掺杂的氮基半导体层120可以是p型掺杂的III-V族半导体层。掺杂的氮基半导体层120的示例性材料可包括，例如但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓、p型氮化铝镓、p型氮化铟、p型氮化铝铟、p型氮化铟镓、p型氮化铝铟镓或其组合。在一些实施例中，通过使用p型杂质(例如铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)和镁(Mg))来实现p型掺杂材料。在一些实施例中，氮基半导体层104包括未掺杂的氮化镓，并且氮基半导体层106包括氮化铝镓，并且掺杂的氮基半导体层120是p型氮化镓层，其可以向上弯曲底层能带结构并耗尽2DEG区域的相应区块，以便将半导体器件100A置于关闭状态。

栅极电极130的示例性材料可包括金属或金属化合物。栅极电极130可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。

介电保护层140设置在氮基半导体层106和栅极电极130上。介电保护层140可盖住/覆盖栅极电极130、掺杂的氮基半导体层120和氮基半导体层106。介电保护层140与栅极电极130、掺杂的氮基半导体层120和氮基半导体层106接触。介电保护层140与掺杂的氮基半导体层120和栅极电极130共形。更具体地说，介电保护层140与由栅极电极130、掺杂的氮基半导体层120和氮基半导体层106共同构成的轮廓共形，因而可突出于氮基半导体层106。

介电保护层140可以从氮基半导体层106通过掺杂的氮基半导体层120而延伸至栅极电极130。具体地说，从最左侧到最右侧，介电保护层140可以在氮基半导体层106的顶面上横向地延伸；介电保护层140可沿掺杂的氮基半导体层120和栅极电极130的侧面向上延伸；介电保护层140可以在栅极电极130的顶面上横向地延伸；介电保护层140可沿掺杂的氮基半导体层120和栅极电极130的另一侧面向下延伸；并且介电保护层140可以在氮基半导体层106的顶面上横向地延伸。

介电保护层140的材料可以包括，例如但不限于，介电材料。例如，介电保护层140可包括至少一种氮基介电材料，例如氮化硅(Si3N4)。

介电保护层142设置在介电保护层140上以形成介电多层结构ML。氮基半导体层106可通过介电保护层140与介电保护层142分离。介电保护层142与介电保护层140接触。介电保护层142可设置成与介电保护层140共形，以与介电保护层140形成突出部分144。在一些实施例中，突出部分144具有弯曲边界。弯曲边界可将来自形成于介电保护层142上的层的应力重新分布。

栅极电极130和掺杂的氮基半导体层120位于突出部分144的正下方。突出部分144可横跨栅极电极130和掺杂的氮基半导体层120。栅极电极130和掺杂的氮基半导体层120在氮基半导体层106上的正投影落在突出部分144在氮基半导体层106的正投影内。介电保护层142的材料可以与介电保护层140的材料相同或相似。

关于制造介电保护层140和142的工艺，由于使制造工艺进入理想状态是相当复杂的，非预期物质可能会在制造工艺中被引入，从而非预期物质将存在于介电保护层140和142中。例如，在一些实施例中，介电保护层140和142内部可包括氧。介电保护层140具有的氧浓度小于介电保护层142的氧浓度，从而对掺杂的氮基半导体层120和栅极电极130产生良好的保护。具体的说明如下。

图1B是根据本发明的一些实施例的图1A中区域A的放大垂直截面图。介电保护层140和142可以合并，使得在它们之间没有可分辨的界面(distinguish interface)。在一些实际情况下，可以利用扫描式电子显微镜(scanning electron microscope,SEM)来发现如图1B的示例性图示。在一些实施例中，为了在SEM中清楚地显示介电保护层140和142的轮廓，可以在介电保护层140和142上执行至少一个蚀刻工艺，以使此二者的轮廓与其间的界面为可区分。由於介电保护层140和142的蚀刻选择性，蚀刻工艺可实现此结果。也就是说，由于介电保护层140和142的成分不同，故介电保护层140和142对于相同的蚀刻剂具有不同的蚀刻速率。

为了方便描述图1B，掺杂的氮基半导体层120、栅极电极130以及介电保护层140和142之间的关系由特定术语定义，包括：

I表示介电保护层140和142之间的界面；

P1表示介电保护层140内部的位置；

P2表示介电保护层142内部的位置；

P3表示界面I处的位置，其中位置P1、P2和P3实质上位于一直线上；

T1表示介电保护层140的厚度；

T2表示介电保护层142的厚度；

T3表示掺杂的氮基半导体层120的厚度；以及

T4表示栅极电极130的厚度。

在形成栅极电极130和掺杂的氮基半导体层120之后所形成的介电保护层140和142可以在不同的环境条件下制造，从而使此二者具有不同的特性。在介电保护层140的制造阶段中，用于形成介电保护层140的沉积工艺的质量比用于形成介电保护层142的沉积工艺质量来的更高。在此，术语“更高质量”可意味着此工艺可具有高真空度和慢生长速率(即，每单位时间的单位厚度)。因此，用于形成介电保护层140的制造工艺的生长速度比用于形成介电保护层142的工艺生长速度慢。介电保护层140在低于介电保护层142的大气压力(即，缺氧环境)下沉积。因此，介电保护层140可以生长为氧浓度小于/低于介电保护层142的氧浓度的层。缺氧环境将减少对氮基半导体层106、栅极电极130和掺杂的氮基半导体层120的负面影响。

考虑到成本和性能，由于缓慢的生长速率，介电保护层140的厚度较薄。由于高的生长速率，介电保护层142的厚度较厚。就此而言，例如，在生长速率较快且低真空度的环境下，介电保护层直接在氮基半导体层、掺杂的氮基半导体层和栅极电极上形成，则这些层会因为有氧环境而受损。此外，例如，在生长速率较慢和低真空度的环境下，若要在氮基半导体层、掺杂的氮基半导体层和栅极电极上形成具有较厚厚度的介电保护层，则成本可能随着处理时间变长而提高。

在一些实施例中，将介电保护层140和142两者比较，介电保护层140可以具有更高的致密性/密度、更小的厚度和更低的氧浓度；并且介电保护层142可以具有较低的致密性/密度、较大的厚度和较高的氧浓度。

在一些实施例中，在介电保护层140的形成阶段和介电保护层142的形成阶段之间，执行破真空阶段。因此，在形成介电保护层142之前，氧可以分布在介电保护层140的顶面。在形成介电保护层142之后，两个介电保护层在其间形成界面I，其中氧分布在此界面I处。在形成介电保护层140之后，即使需要移动器件，介电保护层140也可以通过其高致密性/密度保护器件免受外部污染物的影响。

图1C是半导体器件100A中的氧浓度分布。参考图1B和1C，如上所述，介电保护层140和142皆可包括氧。介电保护层142(即位置P2)的氧浓度大于介电保护层140(即位置P1)的氧浓度。界面I(即位置P3)处的氧浓度大于介电保护层140和142(即位置P1和P2)处的氧浓度。多层结构ML的氧浓度峰值出现在介电保护层140和142之间的界面I处。也就是说，从介电保护层142、通过界面I至介电保护层140，多层结构ML具有的氧浓度先增加然后降低。

介电保护层142比介电保护层140厚(即，T2>T1)。在一些实施例中，介电保护层140的厚度与介电保护层142的厚度比在0.01到0.5的范围内，这有利于在考虑成本(例如，考虑介电保护层140的生长时间)的情况下改进性能。由于介电保护层142设置在介电保护层140上且比介电保护层140厚，因此介电保护层142可阻挡外部水分或杂质。另一方面，掺杂的氮基半导体层120和栅极电极130(即T3+T4)的厚度之和大于介电保护层140和142(即T1+T2)的厚度之和。此配置是为了避免半导体器件100变得太厚。

简言之，通过介电保护层140，可以降低氧化介电保护层140下方元件层的概率，从而避免氧化对这些元件层的电性能的负面影响。此外，介电保护层140可在后续工艺中保护这些元件层免受损坏或污染。此外，由于其良好的致密性/密度，介电保护层140可以防止氧扩散到这些元件层中，此代表着介电保护层140可以用作氧阻挡层。

图1D、图1E和图1F显示了根据本发明一些实施例的半导体器件100A中的不同氧浓度分布。多层结构ML可以具有与图1C中的氧浓度分布不同的氧浓度分布。在一些实施例中，如图1D所示，位置P2处的氧浓度与位置P3处的氧浓度实质上相同，并且大于位置P1处的氧浓度。在一些实施例中，如图1E所示，位置P1和P2处的氧浓度小于位置P3处的氧浓度，并且位置P1处的氧浓度大于位置P2处的氧浓度。在一些实施例中，如图1F所示，位置P1处的氧浓度与位置P3处的氧浓度实质上相同，并且大于位置P2处的氧浓度。多层结构ML中的这些不同位置的氧浓度可通过在制造阶段控制氧浓度来实现，以符合不同的电气要求。

此外，由于在介电保护层142的制造阶段引入二氯硅烷(SiH2Cl2)气体，介电保护层142可以掺杂氯。由于在介电保护层140的制造阶段不引入二氯硅烷气体，因此介电保护层140可以没有氯。因此，介电保护层142的氯浓度大于介电保护层140的氯浓度。此差异可归因于制造介电保护层140和142的不同制造工艺引起。例如，介电保护层142的高生长速率可能需要二氯硅烷气体。

再次参考图1A，S/D电极110和112设置在氮基半导体层106上。S/D电极110和112可贯穿介电保护层140和142以与氮基半导体层106接触。“S/D”电极代表着S/D电极110和112中的每一个都可以用作源极电极或漏极电极，这取决于器件设计。在一些实施例中，S/D电极110和112可包括，例如但不限于，金属、合金、掺杂半导体材料(例如掺杂晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。S/D电极110和112的示例性材料可包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。S/D电极110和112可以是单层，也可以是相同或不同组成的多层。在一些实施例中，S/D电极110和112与氮基半导体层106形成欧姆接触。可通过向S/D电极110和112施加钛、铝(Al)或其他合适材料来实现欧姆接触。在一些实施例中，S/D电极110和112中的每一个由至少一个共形层和导电填料形成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填充的示例性材料可包括，例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。

掺杂的氮基半导体层120和栅极电极130位于S/D电极110和112之间。即，S/D电极110和112可分别位于栅极电极130的相对两侧。在一些实施例中，可以使用其他配置，特别是当器件中使用多个源极、漏极或栅极电极时。在图1A的示例性图示中，S/D电极110和112相对于栅极电极130对称。在其他实施例中，S/D电极110和112相对于栅极电极130不对称。例如，S/D电极110可以比S/D电极112更靠近栅极电极130。

钝化层150覆盖介电保护层142和S/D电极110和112。钝化层150可形成用于保护目的或用于增强器件的电特性(例如，通过在不同层/元件之间提供电绝缘效应)。钝化层150可用作平面化层，其具有支撑其它层/组件的水平顶面。在一些实施例中，钝化层150可以形成为较厚的层，并且在钝化层150上执行平坦化工艺，例如化学机械抛光(CMP)工艺，以去除多余部分，从而形成水平顶面。钝化层150的示例性材料可包括，例如但不限于，氮化硅(SiNx)层、氧化硅(SiOx)层、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(PEOX)或其组合。在一些实施例中，钝化层150可以是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。

下面描述的图2A、图2B、图2C、图2D和图2E中显示了用于制造半导体器件100A的方法的不同阶段图。在下文中，沉积技术可包括，例如但不限于，原子层沉积(atomic layer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体增强CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积、外延生长或其他合适工艺。

参考图2A，提供衬底102。缓冲层103、氮基半导体层104、106可通过使用沉积技术在衬底102之上依序形成。更具体地说，缓冲层103形成在衬底102上。氮基半导体层104形成在缓冲层103上。氮基半导体层106形成在氮基半导体层104上。此后，可以在氮基半导体层106上形成掺杂的氮基半导体层120和栅极电极130。掺杂的氮基半导体层120和栅极电极130的形成包括沉积技术和图案化工艺。在一些实施例中，可以执行沉积技术以形成毯覆层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻(photolithography)、曝光(exposure)和显影(development)、蚀刻(etching)、其他合适工艺或其组合。

参考图2B，可在掺杂的氮基半导体层120、栅极电极130和氮基半导体层106上方形成/沉积介电保护层140。在高真空度的环境下执行介电保护层140的形成步骤。在一些实施例中，由于介电保护层140的形成并未引入二氯硅烷(SiH2Cl2)气体。介电保护层140可以以缓慢的生长速率(即，单位时间生长厚度)生长，从而实现良好的致密性/密度。因此，形成具有高致密性/密度、低厚度和低氧浓度的介电保护层140。

参考图2C，执行破真空阶段，使得氧OG可以分布在介电保护层140的顶面上。

参考图2D，可在介电保护层140上形成/沉积介电保护层142。使用比图2B的阶段低-高真空度的环境来执行介电保护层142的形成。介电保护层142的形成是通过在腔体/炉管中引入二氯硅烷(SiH2Cl2)气体SG来实现的。介电保护层142可以以比介电保护层140更快的生长速率(即，单位时间生长厚度)生长。

因此，介电保护层140形成为具有小于介电保护层142的氧浓度且比介电保护层142薄。在形成介电保护层142之后，在介电保护层140和142之间相应地形成界面，此界面由于破真空而包含氧原子。

参考图2E，通过移除介电保护层140和142的一些部分，在介电保护层140和142中形成接触开口，以露出部分氮基半导体层106。此后，可以形成S/D电极110和112以及钝化层150，从而获得如图1A所示的半导体器件100A的配置。

图3是根据本发明的一些实施例的半导体器件100B的横截面图。在图3的示例性图示中，栅极电极130的宽度小于掺杂的氮基半导体层120的宽度，从而构成阶梯状轮廓。由于介电保护层140沉积在掺杂的氮基半导体层120和栅极电极130的合成结构上，因此介电保护层140可以具有阶梯状轮廓。介电保护层142与介电保护层140共形地设置，因此也具有阶梯状轮廓。用于制造半导体器件100B的方法可以类似于半导体器件100A的制造方法。掺杂的氮基半导体层120和栅极电极130的组合结构的轮廓可以通过控制在其制造阶段中使用的光掩模的图案来实现。

应注意的是，上述半导体器件可通过上述不同工艺制造，以满足不同的电气要求。

基于上述描述，在本发明中，半导体器件具有包括至少两个介电保护层的多层结构。与栅极电极和掺杂的氮基半导体层接触的介电保护层具有较低的氧浓度并且比另一介电保护层薄，从而实现对栅极电极和掺杂的氮基半导体层的良好保护。因此，本发明的半导体器件可以具有良好的电性能和可靠度。

本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。

如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。

如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。

虽然已经参考本发明内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本发明内容中所呈现的工艺与实际装置之间可能存在区域别。本发明内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本发明内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。