非易失性存储装置的读取积聚时间校准的制作方法

非易失性存储装置的读取积聚时间校准
1.优先权声明
2.本专利申请要求bazarsky等人于2020年9月8日提交的名称为“非易 失性存储装置的读取积聚时间校准(read integration timecalibration for non-volatile storage)”的美国临时专利申请号 63/075,599的优先权，该专利申请全文以引用方式并入本文。


背景技术：

3.便携式消费电子设备需求的强劲增长推动了对高容量存储设备的需 求。非易失性半导体存储器设备(在本文中也称为“非易失性存储系统
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或“非易失性存储器系统”)诸如闪存存储器广泛用于满足对数字信息存 储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计 以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种主机 电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、 pda、蜂窝电话、和台式电脑、膝上型电脑以及笔记本电脑。通常，主机 电子设备向非易失性存储系统提供电力。
4.非易失性半导体存储设备包含可被编程为存储数据的非易失性存储器 单元。通常，存储器单元被编程为多个数据状态。使用更多数量的数据状 态允许每个存储器单元存储更多位。例如，四个数据状态可用于每个存储 器单元存储两位，八个数据状态可用于每个存储器单元存储三位，16个数 据状态可用于每个存储器单元存储四位等等。为了从存储器单元读回数 据，通常使用读取参考电压来确定存储器单元当前处于什么数据状态。
5.出于多种原因，可能有利的是随时间推移修改读取参考电压，以便更 准确地感测旨在将存储器单元编程为的数据状态。此类修改的一个原因是 存储器单元的状况可在存储器单元被编程的时间和存储器单元被读回的时 间之间改变。例如，对于基于存储在存储器单元中的电荷存储其数据状态 的存储器单元，可能随时间推移存在电荷损失。通常，此类电荷损失被称 为数据保留问题。存储器单元还可能遭受编程干扰，这是指存储器单元的 状况(例如，电荷量)由于其他存储器单元被编程而改变。一些存储器单 元可能遭受读取干扰，这是指存储器单元的状况(例如，电荷量)由于被 读取而改变。另一个考虑因素是在存储器单元被编程的时间和存储器单元 被读取的时间之间可能存在显著的温度差异。一些存储器单元对此类温度 变化敏感。例如，一些存储器单元包含阈值电压指示数据状态的晶体管。 晶体管的阈值电压通常取决于温度。
附图说明
6.类似编号的元件是指不同附图中的共同部件。
7.图1a是连接到主机的存储系统的一个实施方案的框图。
8.图1b是前端处理器电路的一个实施方案的框图。
9.图2a是后端处理器电路的一个实施方案的框图。
10.图2b是存储器封装件的一个实施方案的框图。
11.图3a是存储器管芯的一个实施方案的功能框图。
12.图3b是集成存储器组件的一个实施方案的功能框图。
13.图3c是集成存储器组件的读/写电路和ecc的一个实施方案的框图。
14.图3d描绘了稀疏奇偶校验矩阵h的示例。
15.图3e描绘了对应于图3d的稀疏奇偶校验矩阵的稀疏二部图。
16.图4是描绘感测块的一个实施方案的框图。
17.图5a描绘了堆叠在衬底上的集成存储器组件的一个实施方案的侧视 图。
18.图5b描绘了堆叠在衬底上的集成存储器组件的一个实施方案的侧视 图。
19.图6是可包括存储器结构的单片三维存储器阵列的一个示例性实施方 案的一部分的透视图。
20.图7是描述用于对组织成阵列的存储器单元的nand串进行编程的过 程的一个实施方案的流程图。
21.图8a示出了当每个存储器单元存储四位数据时用于存储器阵列的示例 性阈值电压分布。
22.图8b描绘了图8a中所描绘的相同vt分布，但示出了积聚时间。
23.图9描绘了校准一个或多个积聚时间的过程的流程图的一个实施方 案。
24.图10a描绘了校准参考电压的积聚时间的过程的一个实施方案的流程 图。
25.图10b描绘了校准参考电压的积聚时间的过程的一个实施方案的流程 图。
26.图11描绘了在将参考电压施加到存储器单元的同时，在多个积聚时间 感测存储器单元的过程的一个实施方案的流程图。
27.图12描绘了基于bes校准积聚时间的过程的一个实施方案的流程图。
28.图13描绘了基于谷搜索校准积聚时间的过程的一个实施方案的流程 图。
29.图14描绘了解码失败恢复过程的一个实施方案的流程图，该过程包括 校准积聚时间。
30.图15描绘了校准读取参考电压的过程的一个实施方案的流程图。
31.图16是描绘了图4的感测放大器350的电路的示意图。
32.图17是描述了用于感测通过存储器单元的电流的一个实施方案的流程 图。
33.图18是描述了来自图16的各种信号的行为的时序图。
具体实施方式
34.现在将参考附图来描述本发明的技术，在各实施方案中，这些附图涉 及校准非易失性存储系统中的读取参考电平。非易失性存储系统中的基本 存储单元是存储器单元。读取参考电平用于感测存储器单元的状态。在一 个实施方案中，通过校准积聚时间来校准该读取参考电平。积聚时间是： 在感测存储器单元的同时，允许感测节点上的电荷发生改变的时间长度。 通常，将感测节点充电至初始电压，然后连接到存储器单元，以允许存储 器单元电流使感测节点放电持续积聚时间。改变(例如，延长、缩短)积 聚时间可用于实际上改变对读取参考电压的影响。例如，改变积聚时间可 以等同于读取参考电压的轻微变化。
35.校准积聚时间可比校准参考电压本身快得多。这部分地是由于减少了 校准期间需要施加的不同参考电压的数量。例如，用于校准读取参考电压 的一种可能技术将施加多
个测试读取参考电压。每个读取参考电压可能需 要对导电元件(诸如字线)充电，从而花费相当多的时间。校准积聚时间 的实施方案可以针对给定的读取参考电压而使用不同的测试积聚时间，从 而减少读取参考电压的数量。因此，就时间而言，校准积聚时间非常有 效。另外，可降低功率消耗。
36.在一些实施方案中，响应于解码误差来校准积聚时间。例如，如果码 字未用纠错码(ecc)引擎成功解码，则可以校准积聚时间，之后进行对 码字进行另一次解码的尝试。然而，积聚时间可在任何时间校准，诸如在 一定数量的编程/擦除周期之后。
37.应当理解，本发明可体现为许多不同形式并且不应解释为限于本文所 阐述的实施方案。相反，提供了这些实施方案，使得本公开将是周密且完 整的，并且将充分地将本发明传达给本领域的技术人员。实际上，本发明 旨在覆盖这些实施方案的另选方案、修改和等同物，这些均包括在由所附 权利要求书所限定的本发明的范围和实质内。此外，在本发明的以下具体 实施方式中，给出了许多具体细节，以便提供对本发明的周密理解。然 而，对于本领域的普通技术人员将显而易见的是，本发明可在没有此类具 体细节的情况下被实施。
38.图1a至图3c、图4、图5a、图5b和图6描述了可用于实现本文所公 开的技术的存储系统的一个示例。
39.图1a是连接到主机120的存储系统100(其也可被称为存储器系统) 的一个实施方案的框图。存储系统100可实现本文所公开的技术。许多不同 类型的存储系统可与本文所公开的技术一起使用。一个示例性存储系统为 固态驱动器(“ssd”)；然而，也可以使用其他类型的存储系统。存储 系统100包括存储器控制器102、用于存储数据的存储器封装件104和本地 存储器(例如，dram/reram)106。存储器控制器102包括前端处理器 电路(fep)110和一个或多个后端处理器电路(bep)112。在一个实施方 案中，fep电路110在asic上实现。在一个实施方案中，每个bep电路 112在单独asic上实现。用于bep电路112和fep电路110中的每一者的 asic在同一半导体上实现，使得存储器控制器102被制造为片上系统 (“soc”)。fep 110和bep 112均包括其本身的处理器。在一个实施方 案中，fep 110和bep 112按主从配置运行，其中fep 110是主设备，并且 每个bep 112是从设备。例如，fep电路110实现闪存转换层，该闪存转换 层执行存储器管理(例如，垃圾收集、损耗均衡等)、逻辑到物理地址转 换、与主机的通信、dram(本地易失性存储器)的管理以及ssd(或其 他非易失性存储系统)的整体操作的管理。bep电路112根据fep电路110 的请求来管理集成存储器组件/管芯中的存储器操作。在一些实施方案中， 集成存储器组件被称为存储器封装件。例如，bep电路112可进行读取、擦 除和编程过程。另外，bep电路112可执行缓冲器管理，设置fep电路110 所需的特定电压电平，执行纠错(ecc)，控制到存储器封装件的切换模 式接口等。在一个实施方案中，每个bep电路112负责其本身的一组存储 器封装件。存储器控制器102是控制电路的一个示例。
40.在一个实施方案中，存在多个存储器封装件104。每个存储器封装件 104可包括一个或多个存储器管芯。在一个实施方案中，存储器封装件104 中的每个存储器管芯利用nand闪存存储器(包括二维nand闪存存储器 和/或三维nand闪存存储器)。在其他实施方案中，存储器封装件104可 以包括其他类型的存储器；例如，存储器封装件可以包括相变存储器 (pcm)存储器。
41.存储器控制器102使用接口130与主机120通信，该接口通过pciexpress(pcie)实现nvm express(nvme)。为了与存储系统100一起运 行，主机120包括经由总线128进行通信的主机处理器122、主机存储器 124和pcie接口126。主机存储器124是主机的物理存储器，并且可以是 dram、sram、非易失性存储器或另一类型的存储装置。主机120在存储 系统100外部并之分开。在一个实施方案中，存储系统100嵌入主机120 中。
42.图1b是fep电路110的一个实施方案的框图。图1b示出了与主机120 通信的pcie接口150，以及与该pcie接口通信的主机处理器152。主机处 理器152可以是本领域中已知的适于实现的任何类型的处理器。主机处理器 152与片上网络(noc)154通信。noc是集成电路上的通信子系统，通常在 soc中的核心之间。noc可跨越同步和异步时钟域，或者使用非时钟的异 步逻辑。noc技术将网络理论和方法应用于片上通信，并且与常规总线和 交叉开关互连相比带来了显著的改善。与其他设计相比，noc提高了soc 的可扩展性以及复杂soc的功率效率。noc的导线和链路由许多信号共 享。由于noc中的所有链路可在不同的数据分组上同时运行，因此实现了 高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构 (例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比， noc提供增强的性能(诸如吞吐量)和可扩展性。连接到noc 154并且与 noc 154通信的是存储器处理器156、sram 160和dram控制器162。 dram控制器162用于操作dram(例如，dram 106)并且与该dram 通信。sram 160是由存储器处理器156使用的本地ram存储器。存储器 处理器156用于运行fep电路并且执行各种存储器操作。与noc通信的还 有两个pcie接口164和166。在图1b的实施方案中，存储器控制器102包 括两个bep电路112；因此，存在两个pcie接口164/166。每个pcie接口 与bep电路112中的一个bep电路通信。在其他实施方案中，可存在多于 或少于两个bep电路112；因此，可存在多于两个pcie接口。
43.图2a是bep电路112的一个实施方案的框图。图2a示出了用于与 fep电路110通信(例如，与图1b的pcie接口164和166中的一者通信) 的pcie接口200。pcie接口200与两个noc 202和204通信。在一个实施 方案中，两个noc可被组合成一个大的noc。每个noc(202/204)经由 xor引擎(224/254)、ecc引擎(226/256)和读取参考校准引擎 (225/255)连接到sram(230/260)、缓冲器(232/262)、处理器 (220/250)和数据路径控制器(222/252)。在一个实施方案中，读取参考 校准引擎(225/255)被配置为校准用于感测存储器单元的积聚时间。
44.ecc引擎226/256用于执行纠错，如本领域所知。在本文中，ecc引 擎226/256可被称为控制器ecc引擎。xor引擎224/254用于对数据执行 xor，使得可在存在编程错误的情况下以可恢复的方式组合和存储数据。 在一个实施方案中，xor引擎224/254能够恢复使用ecc引擎226/256无 法解码的数据。
45.数据路径控制器222连接到存储器接口228，以用于经由四个信道与集 成存储器组件通信。因此，顶部noc 202与用于与集成存储器组件通信的 四个信道的存储器接口228相关联，并且底部noc 204与用于与集成存储 器组件通信的四个附加信道的存储器接口258相关联。在一个实施方案中， 每个存储器接口228/258都包括四个切换模式接口(tm接口)、四个缓冲 器和四个调度器。对于信道中的每一个存在一个调度器、缓冲器和tm接 口。处理器可以是本领域中已知的任何标准处理器。数据路径控制器 222/252可以是处理器、fpga、微处理器、或其他类型的控制器。xor引 擎224/254、ecc引擎226/256和读取参考电压
校准引擎(225/255)是被称 为硬件加速器的专用硬件电路。在其他实施方案中，xor引擎224/254、 ecc引擎226/256可在软件中实现。调度器、缓冲器和tm接口是硬件电 路。在其他实施方案中，存储器接口(用于与存储器管芯通信的电路)可 以为与图2a所描绘不同的结构。另外，具有与图1b和图2a不同的结构的 控制器也可以与本文描述的技术一起使用。
46.图2b是包括连接到存储器总线(数据线和芯片使能线)322的多个存 储器管芯300的存储器封装件104的一个实施方案的框图。存储器总线322 连接到切换模式接口228以用于与bep电路112的tm接口通信(参见例 如图2a)。在一些实施方案中，存储器封装件可以包括连接到存储器总线 和tm接口的小控制器。存储器封装件可以具有一个或多个存储器管芯。在 一个实施方案中，每个存储器封装件包括八个或16个存储器管芯；然而， 也可以实现其他数量的存储器管芯。本文描述的技术不限于任何特定数量 的存储器管芯。
47.图3a是存储器管芯300的一个实施方案的功能框图。图2b的一个或 多个存储器管芯300中的每个管芯都可以实现为图3a的存储器管芯300。 图3a中描绘的部件为电路。在一个实施方案中，每个存储器管芯300包括 存储器结构326、控制电路310、读/写电路328和解码器324/332，所有这 些都是电路。存储器结构326能够经由行解码器324由字线来寻址，并且经 由列解码器332由位线来寻址。读/写电路328包括多个感测块340(该多个 感测块包括sb1、sb2、
……
、sbp(感测电路))并且允许多个存储器单 元中的一个(或多个)数据页面被并行读取或并行编程。在一个实施方案 中，每个感测块都包括感测放大器和连接到位线的一组锁存器。锁存器存 储要写入的数据和/或已读取的数据。感测块包括位线驱动器。
48.命令和数据经由存储器控制器接口315(也称为“通信接口”)在控制 器102与存储器管芯300之间传输。存储器控制器接口315是用于与存储器 控制器102通信的电接口。存储器控制器接口315的示例包括切换模式接口 和开放nand闪存接口(onfi)。也可以使用其他i/o接口。例如，存储 器控制器接口315可实现切换模式接口，该切换模式接口连接到存储器控制 器102的存储器接口228/258的切换模式接口。在一个实施方案中，存储器 控制器接口315包括连接到通信信道322(在本文中也称为数据总线)的一 组输入和/或输出(i/o)引脚。在一个实施方案中，通信信道322作为切换 模式接口的一部分连接到存储器控制器102。
49.控制电路310与读/写电路328协作以在存储器结构326上执行存储器 操作(例如，写入、读取、擦除等)。在一个实施方案中，控制电路310包 括状态机312、片上地址解码器314、功率控制模块316、存储器控制器接 口315和存储区318。状态机312提供存储器操作的管芯级控制。在一个实 施方案中，状态机312可由软件编程。在其他实施方案中，状态机312不使 用软件并且完全地在硬件(例如，电子电路)中实现。在一些实施方案 中，状态机312可以被微控制器或微处理器替换。在一个实施方案中，控制 电路310包括缓冲器，诸如寄存器、rom熔丝和用于存储默认值(诸如基 极电压、积聚时间和其他参数)的其他存储设备。默认值和其他参数可存 储在存储器结构326的区域中(例如，结构参数存储装置326a)。这些默 认值可不时地更新。在一些实施方案中，不时地校准积聚时间的值。
50.片上地址解码器314提供控制器102所用的地址和解码器324和332所 用的硬件地址之间的地址接口。功率控制模块316控制在存储器操作期间提 供给字线和位线的功率和电压。功率控制模块316可以包括用于产生电压的 充电泵。
51.存储区318可用于存储用于操作存储器结构326的参数。存储区318可 包括易失性
或非易失性存储器。在一些实施方案中，参数包括读取参考电 压。参数还可以包括读取参考电压的积聚时间。存储器结构326具有存储区 326a，该存储区也可包含用于操作存储器结构326的参数的副本。在一些实 施方案中，当存储器管芯300通电时，参数从存储区326a复制到存储区 318。
52.出于本文件的目的，控制电路310单独地或与读/写电路328和解码器 324/332相结合地包括连接到存储器结构326的一个或多个控制电路。该一 个或多个控制电路是执行下面在流程图中描述的功能的电路。在其他实施 方案中，一个或多个控制电路可以仅由控制器102(或其他控制器)组成， 该控制器是与软件(例如，固件)相结合的电路，执行下面在流程图中描 述的功能。在一个实施方案中，一个或多个控制电路是控制器，其中控制 器是不使用硬件的电路。在另一个替代方案中，一个或多个控制电路包括 控制器102和控制电路310，它们执行下面在流程图中描述的功能。在另一 个实施方案中，一个或多个控制电路单独地或与控制器102相结合地包括状 态机312(和/或微控制器和/或微处理器)。在另一个替代方案中，一个或 多个控制电路包括控制器102、控制电路310、读/写电路328和解码器 324/332，它们执行下面在流程图中描述的功能。在其他实施方案中，一个 或多个控制电路包括操作非易失性存储器的一个或多个电路。
53.在一个实施方案中，存储器结构326包括非易失性存储器单元的单片 三维存储器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储 器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任 何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有 源区域。在一个示例中，存储器结构326的非易失性存储器单元包括具有电 荷捕集材料的竖直nand串，诸如例如在美国专利9,721,662中所述的，该 专利全文以引用方式并入本文。在另一个实施方案中，存储器结构326包括 非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器 单元是利用浮栅的nand闪存存储器单元，诸如例如在美国专利9,082,502 中所述的，该专利全文以引用方式并入本文。也可使用其他类型的存储器 单元(例如，nor型闪存存储器)。
54.包括在存储器结构326中的存储器阵列架构或存储器单元的确切类型 不限于上述示例。许多不同类型的存储器阵列架构或存储器单元技术可用 于形成存储器结构326。实现本文提出的要求保护的新实施方案不需要特定 的非易失性存储器技术。适用于存储器结构326的存储器单元的合适技术的 其他示例包括reram存储器、磁阻存储器(例如，mram、自旋转移扭矩 mram、自旋轨道扭矩mram)、相变存储器(例如，pcm)等。用于存 储器结构326的架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵 列、堆叠二维阵列、竖直位线阵列等。
55.reram、或pcmram、交叉点存储器的一个示例包括可逆电阻切换 元件，其布置在由x线和y线(例如，字线和位线)访问的交叉点阵列 中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥 存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理 重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电 桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如， 钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有 固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥 存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围 内具有宽范围的编程阈值。
56.磁阻存储器(mram)通过磁存储元件存储数据。元件由两个铁磁板形 成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个板是设 置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来 存储内存。存储设备由此类存储器单元的网格构建。在用于编程的一个实 施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼 此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通 过它们时，产生感应磁场。
57.相变存储器(pcm)利用了硫属化合物玻璃的独特性能。一个实施方案 使用ge2sb2te5合金，以通过电加热相变材料来实现相变。编程剂量是不同 幅值和/或长度的电脉冲，从而导致相变材料的不同电阻值。
58.本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储 器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质 与范围内的许多相关的存储器结构。
59.图3b描绘了集成存储器组件306的一个实施方案的功能框图。集成存 储器组件306可用于存储系统100中的存储器封装件104中。在一个实施方 案中，集成存储器组件306包括两种类型的半导体管芯(或更简洁地，“管 芯”)。存储器结构管芯302包括存储器结构326。存储器结构326可包含 非易失性存储器单元。控制管芯304包括控制电路310。在一些实施方案 中，控制管芯304被配置为连接到存储器结构管芯302中的存储器结构 326。例如，控制电路310被配置为连接到存储器结构管芯302中的存储器 结构326中的非易失性存储器单元。在一些实施方案中，存储器结构管芯 302和控制管芯304接合在一起。控制电路310包括状态机312、地址解码 器314、功率控制电路316、存储器控制器接口315、存储区318和ecc引 擎330。存储区可以存储参数，诸如读取参考电压、以及读取参考电压的积 聚时间。在一些实施方案中，控制电路310被配置为校准积聚时间，如本文 所公开的。控制电路310还包括读/写电路328。在另一个实施方案中，读/ 写电路328的一部分位于控制管芯304上，并且读/写电路328的一部分位 于存储器结构管芯302上。如本文所用的术语装置可包括但不限于存储器管 芯300、控制管芯304、存储器封装件104、存储设备100、存储器控制器 102、或包括存储设备100的主机系统120。
60.纠错码(ecc)引擎330被配置为对错误校正码字进行解码。在本文 中，ecc引擎330可被称为管芯上ecc引擎。在一个实施方案中，管芯上 ecc引擎330被配置为将来自存储器控制器102的数据位编码成包含数据位 和奇偶校验位的码字。控制电路将该码字存储在存储器结构326中。在一个 实施方案中，管芯上ecc引擎330被配置为对从存储器结构326读回的码 字进行解码。在一些实施方案中，管芯上ecc引擎330被配置为校准用于 读取存储器结构326中的存储器单元的积聚时间。
61.控制管芯304的控制电路310中的部件的任何子集可被视为控制电路。 在另一个替代方案中，控制电路包括控制器102以及控制管芯304的控制电 路310，它们执行下面在流程图中描述的功能。控制电路可以仅包括硬件或 者包括硬件和软件(包括固件)的组合。例如，由固件编程的控制器是控 制电路的一个示例。控制电路可以包括处理器、pga(可编程门阵列)、 fpga(现场可编程门阵列)、asic(专用集成电路)、集成电路或其他 类型的电路。
62.通路352是控制电路310中的一个或多个部件和存储器结构管芯302上 的存储器
结构之间的通路。通路可用于提供或接收信号(例如，电压、电 流)。通路包括导电路径。通路可以包括但不限于可以传输或载送电信号的 接合焊盘、金属互连件、通孔、晶体管、导电材料和其他材料中的一者或 多者。可使用通路从功率控制模块316向连接到在存储器结构326中被读取 的存储器单元的所选择的字线提供读取参考电压。
63.在一个实施方案中，集成存储器组件306包括连接到通信信道322(在 本文中也称为数据总线)的一组输入和/或输出(i/o)引脚。出于一般性， 通信信道322被描绘为连接到集成存储器组件306。通信信道322可连接到 管芯302和/或304中的任一者或两者。在一个实施方案中，通信信道322将 存储器控制器102直接连接到控制管芯304。
64.图3b是控制管芯304的读/写电路328和ecc引擎330的一个实施方 案的框图。读/写电路328具有感测放大器350和锁存器360。锁存器360可 包括数据锁存器360a和奇偶校验锁存器360b。在一个实施方案中，数据锁 存器360a存储码字的数据位，并且奇偶校验锁存器存储码字的奇偶校验 位。不需要存在用于数据位和用于奇偶校验位的特定锁存器。图3c描绘了 四组数据锁存器360(1)、360(2)、360(3)、360(4)。每一组可用于存储不同页 面的码字。在每个存储器单元存储四位的实施方案中，将四个页面存储在 一组存储器单元中。这四个页面可被称为下页面(lp)、中下页面 (lmp)、中上页面(ump)和上页面(up)。在另一个实施方案中，感 测放大器350位于存储器结构管芯302上，但锁存器360位于控制管芯304 上。
65.管芯上ecc引擎330能够对从存储器控制器102接收的数据位进行编 码。在一个实施方案中，管芯上ecc引擎330形成码字，每个码字包含数 据位和奇偶校验位。在一个实施方案中，存储器控制器102将码字提供给控 制管芯304。控制电路310将这些码字存储到存储器结构326中的非易失性 存储器单元中。根据来自存储器控制器102的读取数据的请求，控制电路 310从存储器结构326读取码字。管芯上ecc引擎330还能够将从存储器结 构326读取的码字解码和校正错误。在一些实施方案中，管芯上ecc引擎 330为所存储的每个数据单元(例如，页面)计算奇偶校验位。奇偶校验位 (也称为纠错码)可以与数据单元(例如，页)一起存储。数据单元及其相关联 的奇偶校验位的组合被称为码字。在一个实施方案中，奇偶校验位远离数 据单元(例如，页面)被存储。
66.管芯上ecc引擎330包括校正子计算逻辑370、编码器380、解码器 390和读取参考校准385。编码器380被配置为使用ecc方案对数据进行编 码，ecc方案诸如reed solomon编码器、bose-chaudhuri-hocquenghem (bch)编码器、低密度奇偶校验(ldpc)编码器、涡轮码编码器、被配 置为对一个或多个其他ecc编码方案进行编码的编码器或它们的任何组 合。编码器380可形成码字，该码字包含数据位382和奇偶校验位384。数 据位可由存储器控制器102提供。
67.在一个实施方案中，数据位382存储在数据锁存器360a中，并且奇偶 校验位384存储在奇偶校验锁存器360b中。基于锁存器360中的位，当存 储器单元正被编程时，感测放大器350可控制存储器结构326中的位线电 压。这样，码字可被编程到存储器结构326中的存储器单元中。应当理解， 也可将其他电压施加到存储器结构326，诸如向被选择用于编程的存储器单 元施加编程电压。
68.解码器390被配置为对存储在存储器结构管芯302中的码字进行解码。 在一个实施方案中，感测放大器350感测存储器结构326中的位线以便读取 码字。感测放大器350可
将所读取的码字存储到锁存器360中。解码器390 能够检测和校正该码字中的错误。在一个实施方案中，与存储器控制器102 上的解码器相比，解码器390是相对低功率的解码器。在一个实施方案中， 存储器控制器102上的解码器能够校正码字中比通常可由解码器390校正的 更多的位错误。因此，解码器390可提供功率与纠错能力之间的折衷。例 如，解码器390在功率消耗方面可能非常有效，但代价是可能无法校正码字 中的大量错误。
69.在一个实施方案中，解码器390实现硬位解码器。在一个实施方案 中，解码器390实现软位解码器。解码器390可实现硬位解码器和软位解码 器两者。例如，控制管芯304可首先尝试用硬位解码器来解码码字。如果失 败，则控制管芯304可尝试使用软位解码器来解码。
70.在一些实施方案中，解码器390基于具有位(或可变)节点和校验节 点的稀疏二部图。解码器390可在位节点与校验节点之间传递消息。在一些 实施方案中，通过执行消息传递计算实现在位节点与校验节点之间传递消 息。消息传递计算可基于相信传播。
71.校正子计算逻辑370能够确定码字的校正子权重。校正子权重是指不 满足的奇偶校验方程的数量。结合图3d和图3e更详细地讨论了奇偶校验 方程。码字的初始校正子权重可与该码字的误码率(ber)相关联。因 此，控制管芯304可基于初始校正子权重来估计码字的ber。在一个实施 方案中，校正子计算逻辑370在硬件中实现。可在不完全解码码字的情况下 确定校正子权重。因此，可在比解码码字更少的时间和更少的功率下计算 初始校正子权重。在一些实施方案中，控制管芯304基于初始校正子权重作 出管理决定。例如，控制管芯304可基于校正子权重来校准软位参考电压。 在一个实施方案中，控制管芯304基于ber来校准软位参考电压。
72.读取参考校准385被配置为校准用于读取存储器单元的积聚时间。读 取参考校准385可使用一种或多种不同技术来确定新积聚时间。通过控制管 芯304确定新积聚时间(在许多情况下)，存储器控制器102很大程度地减 轻了此类任务的负担。
73.如上所述，在一些实施方案中，管芯上ecc引擎330使用稀疏奇偶校 验矩阵。需注意，控制器102上的ecc 226/256也可以使用稀疏奇偶校验矩 阵。图3d描绘了稀疏奇偶校验矩阵h(其也可表示为稀疏二部图)的示 例。该矩阵包括m行和k+m列，它们与长度为n＝k+m的每个码字中的k 个信息位和m个奇偶校验位相对应。此外，奇偶校验位被定义为使得满足 m个奇偶校验方程，其中该矩阵的每行表示一个奇偶校验方程。
74.图3e描绘了对应于图3d的稀疏奇偶校验矩阵的稀疏二部图392。具 体地讲，代码可由稀疏二部图g＝(v,c,e)限定，该稀疏二部图具有n位节 点394组成的集合v(在该示例中，n＝13)、m个校验节点396组成的集 合c(在该示例中，m＝10)，以及将位节点394连接到校验节点396的边 398的集合e(在该示例中，e＝38)。位节点对应于码字位，并且校验节点 对应于对位的奇偶校验约束。位节点394通过边398连接到其参与的校验节 点396。
75.在解码期间，解码器390的一个实施方案尝试满足奇偶校验。在该示 例中，存在十次奇偶校验，如校验节点cn1至cn10所示。cn1处的第一次奇 偶校验确定是否其中表示异或(xor)逻辑运 算。如果对应于可变节点v2、v4、v11和v13的位中存在偶数个“1”，则 该校验满足。该校验由以下事实表示：从可变节点v2、v4、v11和v13开始 的箭头连接到该二部图中的校验节点cn1。cn2处的第二次奇偶校验确定
是 否cn3处的第三次奇偶校验确定是否 cn4处的第四次奇偶校验确定是否 cn5处的第五次奇偶校验确定是否cn6处的第六次奇偶校验 确定是否cn7处的第七次奇偶校验确定是否 cn8处的第八次奇偶校验确定是否 cn9处的第九次奇偶校验确定是否 并且cn10处的第十次奇偶校验确定是否 76.在一个实施方案中，解码器390使用涉及迭代消息传递解码算法的迭 代概率解码过程。这些算法通过在表示代码的基础二部图的边上的位节点 与校验节点之间交换消息来操作。
77.解码器390可设置有码字位的初始估计量(基于从存储器结构326读取 的内容)。可通过施加位应作为有效码字而满足的奇偶校验约束来细化和 改进这些初始估计量。这可以通过使用沿二部图的边传递的消息在表示码 字位的位节点与表示对码字位的奇偶校验约束的校验节点之间交换信息来 完成。
78.图4是描绘感测块340的一个实施方案的框图。该感测块是读/写电路 328的一部分。单个感测块340被划分成称为感测电路或感测放大器350(1)
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350(4)的一个或多个核心部分，以及称为管理电路480的共同部分。在一个 实施方案中，将存在用于每个位线/nand串的单独感测电路和用于一组多 个(例如，四个或八个)感测电路的一个共同管理电路480。组中的每个感 测电路经由数据总线454与相关联的管理电路通信。因此，存在与一组存储 元件(存储器单元)的感测电路通信的一个或多个管理电路。
79.作为示例，感测放大器350(1)包括感测电路460，该感测电路通过确定 已连接位线中的传导电流是高于还是低于预定阈值水平来执行感测。感测 可以在读取或验证操作中发生。在编程操作中施加编程电压期间，感测电 路还供应位线电压。需注意，其他电路(例如，在状态机312的控制下的功 率控件316)可以控制在读取或编程期间向字线施加电压。因此，状态机 312可以控制功率控件316，以控制到字线的读取参考电压(以及其他电 压)的时序。
80.感测电路460可包括vbl选择器462、感测节点464、比较电路466和 跳闸锁存器468。在施加编程电压期间，vbl选择器462可将编程启用电压 (例如，v_pgm_enable)或编程禁止电压(例如，vbl_inh)传递到连接到 存储器单元的位线。编程禁止电压被施加到耦接到将不被编程的存储器单 元的位线和/或具有通过编程过程的执行已经达到其各自目标阈值电压的存 储器单元的位线。这些位线可以被称为“未选择的位线”。在一个实施方 案中，当编程禁止电压被施加到未选择的位线时，位线从nand沟道被切 断。因此，在一个实施方案中，编程禁止电压不被传递到nand沟道。升 压电压被施加到未选择的字线以升高nand沟道的电势，这禁止对在其控 制栅极处接收编程电压的存储器单元进行编程。
81.通过将晶体管的控制栅极电压设置得足够高(例如，高于从vbl选择 器传输的vbl)，晶体管470(例如，nmos)可被配置作为传输来自vbl选 择器462的vbl的传输栅极。例如，选择器472可以将电源电压vdd(例如 3v-4v)传输到晶体管470的控制栅极。
82.感测放大器350(1)被配置为控制何时将电压施加到位线的定时。在诸 如读取的感测操作和验证操作期间，晶体管470基于选择器472传输的电压 来设置位线电压。位线电
压大致等于晶体管的控制栅极电压减去其vt(例 如，3v)。例如，如果由选择器472传输vbl+vt，则位线电压将为vbl。 这假设源极线为0v。晶体管470根据控制栅极电压钳位位线电压并且作为 源极跟随器而不是传输栅极。vbl选择器462可以传输诸如vdd的相对较高 电压，其高于晶体管470上的控制栅极电压以提供源极跟随器模式。在感测 期间，晶体管470因此对位线充电。
83.在一种方法中，每个感测放大器的选择器472可以与其他感测放大器 的选择器分开控制，以传输vbl或vdd。每个感测放大器的vbl选择器462 也可以与其他感测放大器的vbl选择器分开控制。
84.在感测期间，感测节点464被充电直到初始电压，诸如 vsense_init＝3v。然后，感测节点经由晶体管470连接到位线，并且感测节 点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。在一个 实施方案中，在位线中流动的电流使感测节点(例如，感测电容器)放 电。感测节点被允许衰减的时间长度在本文中可被称为“积聚时间”。比 较电路466用于在感测时将感测节点电压与跳闸电压进行比较。如果感测节 点电压衰减到低于跳闸电压vtrip，则存储器单元处于导电状态并且其vt等 于或低于验证信号的电压。如果感测节点电压未衰减到低于vtrip，则存储 器单元处于非导电状态并且其vt高于验证信号的电压。感测放大器350(1) 包括由比较电路466基于存储器单元是处于导电状态还是非导电状态而设置 的跳闸锁存器468。跳闸锁存器中的数据可以是由处理器482读出的位。
85.当存储器单元连接到感测节点时，感测节点处的电流可以与存储器单 元电流基本上相同。公式1以差分形式描述电容电流。公式2以积分形式描 述电容电流。
[0086][0087][0088]
公式1和公式2中的电容(c)是感测节点464的电容。积聚时间[0， t]由公式2表示。因此，积聚时间是存储器单元电流使感测节点放电的时 间。在公式2中，感测节点处的初始电压为v0。由于从感测节点流出的电流 与存储器单元电流基本上相同，因此公式1或公式2中的i与存储器单元电 流基本上相同。换句话讲，存储器单元电流使感测节点放电持续积聚时间 [0，t]。尽管在该示例中，存储器单元电流使感测节点电压放电，但存储器 单元电流可用于使感测节点充电。
[0089]
改变(例如，延长、缩短)积聚时间可用于实际上改变对读取参考电 压的影响。例如，改变积聚时间可以等同于读取参考电压的轻微变化。需 注意，如果读取参考电压改变较小量(积聚时间相同)，则存储器单元电 流可改变较小量。因此，公式2指示最终电压(v)将受到影响。然而，通 过改变积聚时间(其中参考电压相同)，则感测节点将通过存储器单元电 流放电不同的时间量，这也将影响最终电压(v)。回想一下，比较电路 466可以将最终电压(v)与跳闸电压vtrip进行比较，以测试存储器单元的 状况。
[0090]
在一些技术中，不时地改变读取参考电压的幅值，以改善从存储器单 元读取的码字的质量。换句话讲，不时地校准读取参考电压的幅值。在一 些实施方案中，改变(或校准)积聚时间，以便改善从存储器单元读取的 码字的质量。需注意，还可以校准读取参考电压的幅值，以及校准读取参 考电压的积聚时间两者。因此，校准积聚时间不排除也校准读取
参考电压 的幅值。
[0091]
管理电路480包括处理器482、四组示例性数据锁存器484、485、 486、487以及耦接在数据锁存器组与数据总线322(数据总线可连接到存储 器控制器102)之间的i/o接口488。可以为每个感测放大器提供一组数据 锁存器，例如，包括单独锁存器ldl、lmdl、umdl和udl。在一些情 况下，可使用更少的或更多的数据锁存器。ldl存储用于下页面数据的 位，lmdl存储用于中下页面数据的位，umdl存储用于中上页面数据的 位，并且udl存储用于上页面数据的位。这是在每个存储器单元十六级或 四位的存储器设备中。在一个实施方案中，每个存储器单元存在八级或三 位。
[0092]
处理器482执行计算，以确定存储在已感测的存储器单元中的数据以 及将所确定的数据存储在该组数据锁存器中。每组数据锁存器484-487用于 在读取操作期间存储由处理器482确定的数据位，并且在编程操作期间存储 从数据总线322导入的数据位，这些数据位表示要编程到存储器中的写入数 据。i/o接口488提供数据锁存器484-487和数据总线322之间的接口。
[0093]
处理器482还可以用于基于锁存器的状态来确定向位线施加什么电 压。
[0094]
在读取期间，系统的操作处于状态机312的控制之下，该状态机控制 向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支 持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以 在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线454从感测 电路提供给处理器482。此时，处理器482通过考虑感测电路的跳闸事件和 关于来自状态机的经由输入线490施加的控制栅极电压的信息来确定所得的 存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位 存储到数据锁存器484-487中。
[0095]
一些具体实施可包括多个处理器482。在一个实施方案中，每个处理器 482将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施 方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证 测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何 时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平 时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出 数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器 与四个感测放大器通信，所以状态机需要读取线或线四次，或者将逻辑添 加到处理器482以累积相关联位线的结果，使得状态机只需要读取线或线一 次。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改 变其状态并相应地改变算法。
[0096]
在存储器单元的编程或验证操作期间，要编程的数据(写入数据)从 数据总线322存储在该组数据锁存器484-487中，在每存储器单元四位的具 体实施中存储在ldl、lmdl、umdl和udl锁存器中。
[0097]
在状态机的控制下，编程操作将一组编程电压脉冲施加到所寻址的存 储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲 逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后 是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些 情况下，处理器482监控相对于所需存储器状态的读回存储器状态。当两者 一致时，处理器482将位线设置为编程禁止模式，诸如通过更新其锁存器。 即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器 单元进一
步编程。
[0098]
每组数据锁存器484-487可被实现为每个感测放大器的数据锁存器的堆 叠。在一个实施方案中，每个感测放大器350有三个数据锁存器。在一些具 体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据 被转换为数据总线322的串行数据，反之亦然。对应于存储器单元的读/写 块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过 串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其 每组数据锁存器将数据按顺序移入或移出数据总线，就如它们是整个读/写 块的移位寄存器的一部分一样。
[0099]
数据锁存器识别相关联的存储器单元何时达到编程操作的某些里程 碑。例如，锁存器可识别存储器单元的vt低于特定验证电压。数据锁存器 指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，ldl 锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中 时，ldl锁存器被翻转(例如，从0到1)。当中下、中上或上页面位分别 存储在相关联的存储器单元中时，lmdl、umdl或udl锁存器被翻转。 这在相关联的存储器单元完成编程时发生。
[0100]
在一些实施方案中，集成存储器组件306中存在多于一个控制管芯304 和多于一个存储器结构管芯302。在一些实施方案中，集成存储器组件306 包括多个控制管芯304和多个存储器结构管芯302的堆叠。图5a描绘了堆 叠在衬底502上的集成存储器组件306(例如，包括控制管芯304和存储器 结构管芯302的堆叠)的实施方案的侧视图。集成存储器组件306具有三个 控制管芯304和三个存储器结构管芯302。在一些实施方案中，存在多于三 个存储器结构管芯302和多于三个控制管芯304。
[0101]
每个控制管芯304附连(例如，接合)到存储器结构管芯302中的至少 一个存储器结构管芯。描绘了接合焊盘570、574中的一些。可能有更多的 接合焊盘。接合在一起的管芯302、304之间的空间填充有固态层548，该 固态层可由环氧树脂或其他树脂或聚合物形成。该固态层548保护了管芯 302、304之间的电连接，并进一步将管芯固定在一起。各种材料可用作固 态层548，但在实施方案中，该材料可以是来自henkel公司的hysol环氧树 脂，该公司在美国加利福尼亚州设有办事处。
[0102]
集成存储器组件306可例如以阶梯式偏移堆叠，使得每一级处的接合 焊盘不被覆盖并且能够从上方触及。连接到接合焊盘的引线接合部506将控 制管芯304连接到衬底502。多个此类引线接合部可在每个控制管芯304的 宽度上形成(即，形成到图5a的页面中)。
[0103]
存储器结构管芯硅通孔(tsv)512可用于将信号路由穿过存储器结构 管芯302。控制管芯硅通孔(tsv)514可用于将信号路由穿过控制管芯 304。可在半导体管芯302、304中的集成电路形成之前、期间或之后形成 tsv 512、514。可通过蚀刻穿过晶圆的孔来形成tsv。然后，可将这些孔 衬有防金属扩散的阻挡。阻挡层又可以衬有种子层，并且种子层可以镀有 电导体，诸如铜，尽管可以使用其他合适的材料，诸如铝、锡、镍、金、 掺杂的多晶硅以及合金或其组合。
[0104]
焊球508可任选地附连到衬底502的下表面上的接触焊盘510。焊球 508可用于将集成存储器组件306以电气和机械方式耦接到主机设备诸如印 刷电路板。在集成存储器组件306将用作lga封装件的情况下，可省略焊 球508。焊球508可形成集成存储器组件306与
存储器控制器102之间的接 口的一部分。
[0105]
图5b描绘了堆叠在衬底502上的集成存储器组件306的一个实施方案 的侧视图。集成存储器组件306具有三个控制管芯304和三个存储器结构管 芯302。在一些实施方案中，存在多于三个存储器结构管芯302和多于三个 控制管芯304。在该示例中，每个控制管芯304接合到至少一个存储器结构 管芯302。任选地，控制管芯304可接合到两个存储器结构管芯302。
[0106]
描绘了接合焊盘570、574中的一些接合焊盘。可能有更多的接合焊 盘。接合在一起的管芯302、304之间的空间填充有固态层548，该固态层 可由环氧树脂或其他树脂或聚合物形成。与图5a中的示例相比，图5b中 的集成存储器组件306没有阶梯式偏移。存储器结构管芯硅通孔(tsv) 512可用于将信号路由穿过存储器结构管芯302。控制管芯硅通孔(tsv) 514可用于将信号路由穿过控制管芯304。
[0107]
焊球508可任选地附连到衬底502的下表面上的接触焊盘510。焊球 508可用于将集成存储器组件306以电气和机械方式耦接到主机设备诸如印 刷电路板。在集成存储器组件306将用作lga封装件的情况下，可省略焊 球508。
[0108]
如上面已经简要讨论的，控制管芯304和存储器结构管芯302可接合在 一起。每个管芯302、304上的接合焊盘可用于将两个管芯接合在一起。在 一些实施方案中，在所谓的cu-cu接合工艺中，接合焊盘在没有焊料或其 他附加材料的情况下直接彼此接合。在cu-cu接合工艺中，接合焊盘被控 制为高度平坦的，并且形成在高度受控的环境中，该环境基本上没有环境 颗粒，否则该环境颗粒可能沉积在接合焊盘上并阻止紧密接合。在这种适 当控制的条件下，接合焊盘对准并彼此压靠，以基于表面张力形成相互接 合。这种接合可以在室温下形成，尽管也可以施加热量。在使用cu-cu接 合的实施方案中，接合焊盘可以是大约5μm见方，并且以5μm到5μm的间 距彼此隔开。虽然该工艺在本文中被称为cu-cu接合，但是该术语也可以 适用于接合焊盘由除铜之外的材料形成的情况。
[0109]
当接合焊盘的面积小时，可能难以将半导体管芯接合在一起。通过在 包括接合焊盘的半导体管芯的表面上提供膜层，可以进一步减小接合焊盘 的尺寸和间距。膜层设置在接合焊盘周围。当管芯被放在一起时，接合焊 盘可以彼此接合，并且各个管芯上的膜层可以彼此接合。这种接合技术可 以称为混合接合。在使用混合接合的实施方案中，接合焊盘可以是大约 5μm见方，并且以1μm到5μm的间距彼此隔开。可以使用接合技术来提供 具有更小尺寸和间距的接合焊盘。
[0110]
一些实施方案可以在管芯302、304的表面上包括膜。如果最初没有提 供这样的膜，则可以用环氧树脂或其他树脂或聚合物在底部填充管芯之间 的空间。底部填充材料可作为液体施加，然后使其硬化为固态层。该底部 填充的步骤保护了管芯302、304之间的电连接，并进一步将管芯固定在一 起。各种材料可用作底部填充材料，但在实施方案中，底部填充材料可以 是来自henkel公司的hysol环氧树脂，该公司在美国加利福尼亚州设有办 事处。
[0111]
图6是包括存储器结构326的单片三维存储器阵列的一个示例性实施方 案的一部分的透视图，该存储器结构包括多个非易失性存储器单元。例 如，图6示出了包括存储器的一个块的一部分。所描绘的结构包括位于交替 的介电层和导电层的堆叠上方的一组位线bl，其中垂直列材料延伸穿过介 电层和导电层。出于示例目的，将介电层中的一个介电层
标记为d，并且 将导电层(也被称为字线层)中的一个导电层标记为w。字线层包含连接 到存储器单元的一个或多个字线。例如，字线可以连接到存储器单元的控 制栅极。交替的介电层和导电层的数量可基于具体实施要求而变化。一组 实施方案包括108-304个交替的介电层和导电层。一个示例实施方案包括96 个数据字线层、8个选择层、6个虚设字线层和110个介电层。也可以使用 多于或少于108-304个层。在一个实施方案中，交替的介电层和导电层被局 部互连件li分成四个“指状部”或子块。图6示出了两个指状部和两个局 部互连件li。源极线层sl位于交替的介电层和字线层下方。垂直列材料 (也称为存储器孔)形成在交替的介电层和导电层的堆叠中。例如，其中一个 垂直列/存储器孔被标记为mh。需注意，在图6中，介电层被描绘为透视 图，使得读取器可以看到位于交替的介电层和导电层的堆叠中的存储器 孔。在一个实施方案中，通过用包括电荷俘获材料的材料填充垂直列/存储 器孔以创建存储器单元的垂直列来形成nand串。每个存储器单元可以存 储一个或多个数据位。
[0112]
图7是描述用于对组织成阵列的存储器单元的nand串进行编程的过 程700的一个实施方案的流程图。图7的过程可在状态机312的方向上执 行。在一个示例性实施方案中，使用上述控制电路310(和读/写电路328以 及解码器332/324)在存储器管芯300上执行图7的过程。在一个示例性实 施方案中，使用上述控制电路310通过集成存储器组件306来执行图7的过 程。该过程包括多个循环，每个循环包括编程阶段(例如，步骤704-708) 和验证阶段(例如，步骤710-718)。
[0113]
在许多具体实施中，编程脉冲的幅值随每个连续脉冲而增大预定步 长。在图7的步骤702中，将编程电压(vpgm)初始化为起始幅值(例如， 约12v至16v，或另一个合适的电平)，并且将由状态机312维持的编程 计数器pc初始化为1。
[0114]
在一个实施方案中，被选择为编程的一组存储器单元(在本文中被称 为所选择的存储器单元)被同时编程并且全部连接至相同的字线(所选择 的字线)。可能有其他未选择用于编程的存储器单元(未选择的存储器单 元)也连接至所选择的字线。也就是说，所选择的字线也将连接至应该禁 止编程的存储器单元。此外，当存储器单元达到它们预期的目标数据状态 时，它们将被禁止进一步编程。这些nand串(例如，未选择的nand 串)使其沟道升压以禁止编程，这些串包括连接至所选择的字线的要被禁 止编程的存储器单元。当沟道具有升高的电压时，沟道和字线之间的电压 差不足以引起编程。为了帮助升压，在步骤704中，存储系统将对包括连接 到将被禁止编程的所选择的字线的存储器单元的nand串的沟道预充电。
[0115]
在一个实施方案中，步骤704是编程操作的开始。在一些实施方案 中，不同组的存储器单元被同时编程。例如，不同存储器结构326中的存储 器单元的编程可以同时执行。在一些实施方案中，并发编程操作(例如， 步骤704)的开始是交错的，使得对于不同的存储器结构326，步骤704在 不同的时间发生。
[0116]
在步骤706中，nand串使其沟道升压以禁止编程，这些串包括连接 至所选择的字线的要被禁止编程的存储器单元。此类nand串在本文中被 称为“未选择的nand串”。在一个实施方案中，未选择的字线接收一个 或多个升压电压(例如，约7伏至11伏)以执行升压方案。编程禁止电压 被施加到耦接未选择的nand串的位线。
[0117]
在步骤708中，将编程信号vpgm的编程脉冲施加到所选择的字线(被 选择用于编
程的字线)。在一个实施方案中，如果nand串上的存储器单 元应该被编程，则对应的位线被偏置在编程启用电压。在本文中，此类 nand串被称为“所选择的nand串”。
[0118]
在步骤708中，将编程脉冲同时施加到连接至所选择的字线的所有存 储器单元，使得同时对连接至所选择的字线的所有存储器单元进行编程 (除非它们被禁止编程)。也就是说，它们在同一时间上或在重叠时间期 间(两者都被视为是同时的)进行编程。以此方式，连接至所选择的字线 的所有存储器单元将同时具有其阈值电压变化，除非它们被禁止编程。
[0119]
在步骤710中，已经达到其目标状态的存储器单元被锁定而不能进一 步编程。步骤710可以包括按一个或多个验证参考电平执行验证。在一个实 施方案中，通过测试被选择用于编程的存储器单元的阈值电压是否已经达 到适当验证参考电压来执行验证过程。
[0120]
在步骤710中，在存储器单元已经被验证(通过vt的测试)存储器单 元已经达到其目标状态之后，存储器单元可以被锁定。
[0121]
如果在步骤712中，确定所有存储器单元都已经达到其目标阈值电压 (通过)，则该编程过程完成并且成功，因为所有选择的存储器单元都被 编程并验证到其目标状态。在步骤714中，报告“通过”状态。否则，如果 在712中确定不是所有存储器单元都已经达到其目标阈值电压(失败)，则 该编程过程将继续到步骤716。
[0122]
在步骤716中，该存储系统对尚未达到其相应的目标阈值电压分布的 存储器单元的数量进行计数。即，该系统对目前为止无法达到其目标状态 的存储器单元的数量进行计数。该计数可以由状态机312、存储器控制器 102或其他逻辑来完成。在一个具体实施中，感测块中的每个感测块将存储 其相应的单元的状态(通过/失败)。在一个实施方案中，存在一个总计 数，其反映了最后一个验证步骤已经失败的当前正在编程的存储器单元的 总数。在另一个实施方案中，为每个数据状态保留单独计数。
[0123]
在步骤718中，确定来自步骤716的计数是否小于或等于预定极限。在 一个实施方案中，预定极限是在存储器单元的页面的读取过程期间可通过 纠错码(ecc)校正的位的数量。如果失败单元的数量小于或等于预定极限， 则该编程过程可停止并且在步骤714中报告“通过”状态。在这种情况下， 足够的存储器单元被正确地编程，使得可以在读取过程期间使用ecc来校 正校正尚未完全地编程的剩余几个存储器单元。在一些实施方案中，在步 骤718中使用的预定极限低于在读取过程期间可由纠错码(ecc)校正的位 数，以允许未来/附加的错误。当对页面的少于所有的存储器单元进行编 程、或比较仅一个数据状态(或少于所有的状态)的计数时，预定极限就 可以是在存储器单元的页面的读取过程期间ecc可校正的位的数量的一部 分(按比例或不按比例)。在一些实施方案中，该极限不是预确定的。相 反，它基于已经为页面计数的错误数量、所执行的编程擦除周期数量或其 他标准来改变。
[0124]
如果失败的存储器单元的数量不小于预定极限，则该编程过程在步骤 720处继续并且对照编程极限值(pl)检查编程计数器pc。编程极限值的 示例包括1、12、16、19和30；然而，可以使用其他值。如果编程计数器 pc不小于编程极限值pl，则认为该编程过程已经失败并且在步骤724中报 告“失败”状态。如果编程计数器pc小于编程极限值pl，则该过程在步 骤722处继续，在此期间，编程计数器pc递增了1，并且编程电压vpgm 被步进到下一幅值。例如，下一脉冲将具有比前一脉冲大一个步长(例 如，0.1伏至1.0伏的步长)的幅值。在
步骤722之后，该过程循环回到步 骤704，并且另一个编程脉冲被施加到所选择的字线，使得执行图7的编程 过程的另一个迭代(步骤704-722)。
[0125]
在成功编程过程结束时，在适当时，存储器单元的阈值电压应当在用 于编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器 单元的阈值电压的分布内。图8a示出了当每个存储器单元存储四位数据时 用于存储器阵列的示例性阈值电压分布。然而，其他实施方案可以使用每 一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位 数据、三位数据或五位数据)。图8a示出了用于从存储器单元读取数据的 15个读取参考电压vr1至vr15。该组存储器单元可连接到相同的字线。每 个读取参考电平用于区分两个相邻阈值电压分布。换句话讲，每个读取参 考电平用于区分两个相邻数据状态。例如，读取参考电平vr4用于区分数据 状态s3和s4。通过测试(例如，执行感测操作)给定存储器单元的阈值电 压是高于还是低于15个读取参考电压，系统可以确定存储器单元所处于的 数据状态(即，s0、s1、s2、s3、
……
)。然而，如上所述，积聚时间对 读取参考电压的效果有影响。
[0126]
图8a描绘了数据状态s0至s15之间可能存在一些重叠。该重叠可由 于诸如存储器单元丢失电荷(并因此阈值电压下降)的因素而发生。图8a 描绘了每个存储器单元存储四个位的示例。因此，四个页面可存储在一组 存储器单元中。该组存储器单元可连接到相同的字线。这些页面可被称为 下页、中下页、中上页和上页。在一个实施方案中，为了读取下页，使用 四个不同的读取参考电压来感测存储器单元。例如，可在vr1、vr4、vr6 和vr11处感测存储器单元。
[0127]
有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在 一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速 率来测量该存储器单元的传导电流。在另一个示例中，所选择的存储器单 元的传导电流允许(或不允许)包括存储器单元的nand串对对应位线放 电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注 意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起 使用。也可以使用本领域中已知的其他读取和验证技术。
[0128]
编程干扰可无意地增大存储器单元的阈值电压。同样，读取干扰可无 意地增大存储器单元的阈值电压。随着时间的推移，阈值电压分布的位置 可改变。此类改变可增大误码率，从而增加解码时间或甚至使得不可能解 码。调节参考电平可用于补偿vt分布位置的变化。用于调节参考电平的一 种技术是改变读取参考电压的幅值。图8a示出了这种情况的示例，诸如 vr1-2δv、vr1-δv、vr1+δv和vr1+2δv接近vr1参考电压。在一些技术中， 在该组读取参考电压下感测存储器单元，其中使用对感测结果的分析来选 择参考电压的新幅值。用于校准读取参考电压的一种技术是寻找谷，诸如 s3与s4之间的谷。在图8b中，谷被描绘为vr4，但是如果谷不处于例如 vr4-δv，则可以将vr4-δv选作vr4的新幅值。用于校准读取参考电压的另 一种技术是基于使用各种电平(例如，vr1-2δv、vr1-δv等)所读取的数据 来形成码字，并且分析任何错误度量诸如误码率(ber)或校正子权重 (sw)。
[0129]
图8b描绘了图8a中所描绘的相同vt分布。针对vr1、vr4、vr6和 vr11中的每项描绘了五个积聚时间。这五个积聚时间可用于产生与按照五 个不同参考电压幅值进行感测时类似的结果。例如，使用积聚时间t-2δt、t
‑ꢀ
δt、t、t+δt和t+2δt在vr1处进行感测可产生与在vr1-2δv、vr1-δv、vr1、 vr1+δv和vr1+2δv处进行感测类似的结果。
时间的一个实施方案的进一步细节。在一些实施方案中，通过执行对两个 vt分布之间的谷的扫描来校准积聚时间。图13描述了基于谷搜索来校准积 聚时间的一个实施方案的进一步细节。
[0138]
在一些实施方案中，所校准的积聚时间用于码字的错误恢复。结合图 14描述了使用所校准的积聚时间来恢复码字的进一步细节。在一些实施方 案中，将来使用所校准的积聚时间来从该组存储器单元或另一组存储器单 元读取数据。因此，在一个实施方案中，在校准积聚时间之后，将一个或 多个参考电压再次施加到该组非易失性存储器单元。然后，使用所校准的 积聚时间来感测该组存储器单元，以生成数据结果。基于该数据结果对存 储在该组存储器单元中的码字进行解码。
[0139]
图10a描绘了校准参考电压的积聚时间的过程1000的一个实施方案的 流程图。过程1000提供了过程900的一个实施方案的进一步细节。在过程 1000中，针对一个参考电压，确定积聚时间。在一个实施方案中，当使用 bes来校准积聚时间时，使用过程1000。然而，过程1000不限于使用bes 来校准积聚时间。
[0140]
步骤1002包括将参考电压施加到一组非易失性存储器单元。在一个实 施方案中，将参考电压施加到连接到存储器单元的控制栅极的所选择的字 线。参考图8作为示例，参考电压可以是vr1至vr15中的任一个。参考电 压vr4将用作讨论过程1000的示例。步骤1002是步骤902的一个实施方 案。
[0141]
步骤1004包括在若干积聚时间t-2δt、t-δt、t、t+δt、t+2δt中的每个积 聚时间之后，确定读取结果。在该示例中，存在五个不同积聚时间，但可 存在多于或少于五个积聚时间。在该示例中，积聚时间间隔相同的时间 (δt)；然而，并不需要如此。在参考电压相同的情况下使用五个不同积 聚时间，这可等同于针对五个不同的参考电压而使用相同积聚时间。例 如，在vr4时使用五个不同积聚时间可等同于使用相同积聚时间来施加vr4
‑ꢀ
2δv、vr4-δv、vr4、vr4+δv和vr4+2δv。然而，与使用相同积聚时间来施 加vr4-2δv、vr4-δv、vr4、vr4+δv和vr4+2δv相比，在vr4时使用五个不 同积聚时间可执行得快得多。后一个示例将所选择的字线充电至参考电压 中的一个参考电压，然后进行积聚时间的感测。因此，所选择的字线将被 充电五次并于每次之后进行积聚时间的感测。在步骤1004中，所选择的字 线仅需充电一次，然后进行五次积聚时间的感测。不必多次对所选择的字 线进行充电节省了相当多的时间。时间节省量将取决于诸如所选择的字线 与相邻导电元件之间的电容耦合之类的因素。因此，时间节省将根据架构 而变化。相对于施加多个参考电压，步骤1004中对存储器单元的感测时间 可减半或甚至进一步减少。
[0142]
步骤1006包括基于来自步骤1004的结果确定五个感测信息页面。每个 页面对应于使用积聚时间中的一个积聚时间进行感测。每个页面包含每个 存储器单元的一位。例如，对于每个存储器单元，每个页面可以指示由比 较电路466响应于使感测节点464放电持续积聚时间而确定的结果。
[0143]
步骤1008包括将五个感测信息页面传递到存储器控制器102。在一个 实施方案中，存储器管芯300执行步骤1002-1008。例如，存储器管芯300 上的控制电路310可执行步骤1002-1008。在一个实施方案中，控制管芯 304执行步骤1002-1008。步骤1004-1008是步骤904的一个实施方案。
[0144]
步骤1010包括基于五个信息页面校准参考电平的积聚时间。在一个实 施方案中，
在步骤1010中使用bes。bes的进一步细节在图12中绘出。在 一个实施方案中，存储器控制器102执行步骤1010。在一个实施方案中， 控制管芯304不将这些页面发送到存储器控制器102，在这种情况下，控制 管芯304也将执行步骤1010。步骤1010是步骤906的一个实施方案。
[0145]
可重复过程1000以校准其他参考电压的积聚时间。其他参考电压可以 用于同一页面(例如，下页)或不同页面(例如，上页等)。
[0146]
图10b描绘了校准多个参考电压的积聚时间的过程1050的一个实施方 案的流程图。在过程1050中，针对多个参考电平中的每个参考电平，确定 积聚时间。在一些实施方案中，针对用于感测某页面的每个参考电平，确 定积聚时间。将讨论一个示例，其中针对vr1、vr4、vr6和vr11中的每 项，校准积聚时间(参见图8b)。过程1050提供了过程900的一个实施方 案的进一步细节。在一个实施方案中，当使用bes来校准积聚时间时，使 用过程1050。然而，过程1050不限于使用bes来校准积聚时间。
[0147]
步骤1052包括访问参考电压幅值。步骤1054包括将参考电压施加到一 组非易失性存储器单元。在一个实施方案中，将参考电压施加到连接到存 储器单元的控制栅极的所选择的字线。步骤1052-1054是步骤902的一个实 施方案。
[0148]
步骤1056包括在若干积聚时间t-2δt、t-δt、t、t+δt、t+2δt中的每个积 聚时间之后，确定感测结果。在该示例中，存在五个不同积聚时间，但可 存在多于或少于五个积聚时间。这可类似于步骤1004。因此，对于每个存 储器单元，每次累计的感测结果可以指示：由比较电路466响应于使感测节 点464放电持续积聚时间而确定的结果。因此，在该示例中存在五组感测结 果。
[0149]
步骤1058包括确定是否存在要考虑的另一个参考电压。如果是，则在 步骤1052处访问下一个参考电压的幅值，并且在步骤1054处施加。在步骤 1056中，确定附加的多组感测结果。在已经确定了所有参考电压的感测结 果之后，该过程在步骤1060处继续。
[0150]
步骤1060包括确定每个积聚时间的信息页面。每个页面包含针对每个 存储器单元的一位。因此，如果存在五个积聚时间，则将存在五个信息页 面。在一个实施方案中，积聚时间的信息页面可以按照与以下项类似的方 式来确定：在参考电压下针对某页面进行读取时，确定某页面。例如，读 取数据的下页可包括：在vr1、vr4、vr6和vr11下进行读取，以针对每个 读取参考电压为每个存储器单元产生结果。可对这些结果执行逻辑操作以 生成一页数据(即，每个存储器单元一位)。每个存储器单元一位指示： 针对下页，存储器单元是存储的“1”还是“0”。从概念上讲，可将积聚 时间“t”视为与下页数据的确定过程相对应。在一些实施方案中，针对每 个积聚时间，对感测结果执行相同的逻辑操作，从而针对每个积聚时间生 成一页信息。例如，可针对五个积聚时间中的一个积聚时间(例如，t
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2δt)，对来自每个参考电平(例如，vr1、vr4、vr6和vr11)的感测结果 执行逻辑操作，从而生成积聚时间t-2δt的信息页面。从概念上讲，这可视 作，在给定感测所用积聚时间为t-2δt的情况下，确定针对下页，每个存储 器单元是存储的“1”还是“0”。步骤1056、1060是步骤904的一个实施 方案。
[0151]
步骤1062包括将感测信息页面传递到存储器控制器102。每个页面对 应于使用积聚时间中的一个积聚时间进行感测。每个页面包含每个存储器 单元的一位。在一个实施方案中，存储器管芯300执行步骤1052-1062。例 如，存储器管芯300上的控制电路310可执行
步骤1052-1062。在一个实施 方案中，控制管芯304执行步骤1052-1062。
[0152]
步骤1064包括基于五个信息页面校准每个参考电平的积聚时间。例 如，步骤1064可用于校准vr1的积聚时间、vr4的积聚时间、vr6的积聚时 间和vr11的积聚时间。在一个实施方案中，在步骤1064中使用bes。bes 的进一步细节在图12中绘出。在一个实施方案中，存储器控制器102执行 步骤1064。在一个实施方案中，控制管芯304不将这些页面发送到存储器 控制器102，在这种情况下，控制管芯304也将执行步骤1064。步骤1064 是步骤906的一个实施方案。
[0153]
如步骤904、1004和1056中所述，在将相同参考电压施加到存储器单 元的同时，在多个积聚时间感测存储器单元。图11描绘了在将参考电压施 加到存储器单元的同时，在多个积聚时间感测存储器单元的过程1100的一 个实施方案。过程1100可用于步骤904、1004或1056中。因此，过程1100 可始于将参考电压施加到存储器单元之后。步骤1102包括访问积聚时间。 该积聚时间是一组测试积聚时间中的一个测试积聚时间。在一个实施方案 中，基于参考电压的积聚时间的当前值以及相对于当前值的偏移(例如， δt)来确定该组。在一个实施方案中，该组是固定的，使得相同组独立于 积聚时间的当前值来使用。在一些实施方案中，积聚时间的当前值、测试 组积聚时间和/或δt存储在存储区326a或存储区318中。在一些实施方案 中，存储器控制器102将要用于过程1100中的这组积聚时间提供给控制管 芯304或存储器管芯300。
[0154]
步骤1104包括通过例如对感测节点充电，在感测节点464上建立初始 电压。回想一下，每个存储器单元可以与具有感测节点464的感测放大器 350相关联。
[0155]
步骤1106包括将每个存储器单元连接到其相应的感测节点464。这将 允许任何存储器单元电流使感测节点464放电。在一些实施方案中，存储器 单元通过位线(bl)连接到感测节点。
[0156]
步骤1108包括在等待积聚时间之后，测试每个感测节点处的电压。换 句话讲，允许存储器单元电流使感测节点464放电持续积聚时间。比较电路 466可以用跳闸电压来测试感测节点464上的电压。
[0157]
步骤1110包括存储结果。在一个实施方案中，将结果提供给管理电路 480中的处理器482。处理器482可以将结果存储在图4中描绘的锁存器中 的一个锁存器、图4中未描绘的锁存器中，或者将结果提供给状态机312。
[0158]
步骤1112包括确定是否存在另一个积聚时间。如果是，则控制转到步 骤1102以访问下一个积聚时间。过程1100通过在步骤1104中对感测节点 464再充电等来继续。需注意，不需要改变施加到存储器单元的参考电压。 例如，施加到所选择的字线的参考电压可以保持恒定。因此，不必将所选 择的字线充电至另一个参考电压(以及等待所选择的字线上的电压稳定下 来)节省了相当多的时间。因此，校准积聚时间既省时又节能。来自过程 1100的结果可用于步骤906(参见过程900)、步骤1006(参见过程1000) 或步骤1060(参见过程1050)。
[0159]
如上所述，在一些实施方案中，积聚时间基于bes进行校准。图12描 绘了基于bes校准积聚时间的过程1200的一个实施方案的流程图。过程 1200可用于步骤906、步骤1010或步骤1064中。将参考图8b中的示例性 vt分布以便于讨论过程1200。可针对用于感测一页数据(例如，码字)的 读取参考电压使用过程1200。过程1200可用于校准vr1、vr4、vr6和
vr11 的积聚时间，在一个实施方案中，这些电压用于感测下页。可针对其他页 面重复过程1200。
[0160]
步骤1202包括输入使用不同积聚时间进行感测所得的信息页面。例 如，可输入在过程1050中确定的五个信息页面。回想一下，每个页面针对 一个积聚时间。因此，一个页面可用于对vr1、vr4、vr6和vr11中的每项 进行t-2δt的感测，另一个页面用于对vr1、vr4、vr6和vr11中的每项进 行t-δt的感测，另一个页面用于对vr1、vr4、vr6和vr11中的每项进行t 的感测等。在一个实施方案中，bes基于一组五个积聚时间(参见图 8b)。在一个实施方案中，bes基于一组七个积聚时间。例如，可将t-3δt 和t+3δt添加到图8b中的示例。
[0161]
步骤1204包括模拟在积聚时间/读取参考电压组合下的感测。积聚时间 /读取参考电压组合可以使用给定读取参考电压的任何积聚时间。需注意， 在该示例中，输入页面各自用于在一个特定积聚时间进行感测。然而，步 骤1204包括模拟在不同积聚时间针对各种读取参考电压的感测。例如，可 能已经针对vr1、vr4、vr6和vr11中的每项，用积聚时间t-2δt进行了实 际感测，以便为每个存储器单元产生一位。然而，可以模拟其他组合，诸 如针对vr1的积聚时间t-2δt的模拟感测、针对vr4的t-δt的模拟感测，针 对vr6的t-2δt的模拟感测，以及针对vr11的t+δt的模拟感测。显然，存 在多种可能的积聚时间/参考电压组合。例如，假设使用五个积聚时间，则 下页可总共具有5^4个可能的组合。如果使用七个积聚时间，则下页存在 7^4个可能的组合。模拟是指以下事实：不需要使用每种可能的积聚时间/ 参考电压组合进行感测。
[0162]
步骤1206包括基于模拟感测生成码字。码字是指存储在存储器单元中 的数据码字。在本示例中，码字用于下页，该下页与在vr1、vr4、vr6和 vr11处的感测相关联。需注意，实际上感测到一些组合(例如，vr1、 vr4、vr6和vr11中的每项的积聚时间t-δt)。基于模拟感测的码字在本文 中称为模拟码字。基于实际感测的码字也可用于步骤1206中。然而，大多 数码字将是模拟码字。
[0163]
步骤1208包括针对所生成的码字，确定ecc度量。在一个实施方案 中，ecc度量为sw。这可能是初始sw。在一个实施方案中，通过在迭代 消息传递解码器中执行一次解码迭代来确定初始sw。在一个实施方案中， ecc度量是估计的ber。在一个实施方案中，基于初始sw来估计ber。 因此，需注意，码字不需要被完全解码来确定ecc度量。
[0164]
步骤1210确定该过程是否完成。该过程是否完成的一个测试是：sw 是否足够低。该测试也可基于：在过程1200中已经测试了多少积聚时间/参 考电压组合。在一些实施方案中，对积聚时间/参考电压组合的子集执行不 完全搜索(或贪心搜索)。在一些实施方案中，对所有积聚时间/参考电压 组合执行完全搜索(或全面搜索)。
[0165]
假设要测试另一个码字，则该过程返回到步骤1204以模拟在另一个积 聚时间/参考电压组合下的感测。过程1200可测试数百或甚至数千个不同积 聚时间/参考电压组合。在已经测试了足够数目的组合之后，执行步骤 1212。步骤1212包括基于码字的ecc度量确定每个读取参考电压的新积聚 时间。在一个实施方案中，选择具有最低sw的码字。与选定码字相关联的 积聚时间/参考电压组合可以用于每个参考电压的新积聚时间。因此，可校 准每个参考电压的积聚时间。需注意，术语“新积聚时间”并不一定意味 着：积聚时间的值不同于先前的值。相反，术语新积聚时间用于表明：这 是校准过程的结果，该校准过程不一定每个积聚时间都改变。
[0166]
如上所述，在一些实施方案中，积聚时间基于谷搜索进行校准。图13 描绘了基于谷搜索校准积聚时间的过程1300的一个实施方案的流程图。过 程1300描绘了过程900的一个实施方案的进一步细节。在一个实施方案 中，谷搜索包括使用一组积聚时间且使用相同的读取参考电压进行读取。 例如，参考图8b，谷搜索可以将vr4施加到存储器单元，并在不同积聚时 间进行感测。步骤1302包括将参考电压施加到存储器单元。在一个实施方 案中，将参考电压施加到所选择的字线。步骤1302是步骤902的一个实施 方案。
[0167]
步骤1304包括对存储器单元进行积聚时间的感测。步骤1306包括针对 每个存储器单元，确定存储器单元是否传导电流。在一个实施方案中，比 较电路466将感测节点464上的电压(在积聚时间之后)与跳闸电压vtrip 进行比较。如果感测节点电压未衰减到低于vtrip，则存储器单元处于非导 电状态。否则，存储器单元处于导电状态。该结果可存储在例如锁存器中 的一个锁存器(例如，udl、umdl、lmdl、ldl)中或其他位置。步骤 1308包括确定位翻转的数量。因此，利用每个积聚时间，可以对状态相对 于先前使用的积聚时间“翻转”的存储器单元的数量进行计数。因此，在 第一积聚时间不执行该位翻转测试。在一个实施方案中，计数由从不导通 转变为导通的存储器单元的数量组成。步骤1304-1308是步骤904的一个实 施方案。
[0168]
步骤1310为是否存在要考虑的更多积聚时间的测试。在针对每个积聚 时间(相对于先前的积聚时间)确定了位翻转的数量之后，在步骤1312中 选择新积聚时间。将新积聚时间选作谷的位置(参见图8b)。在一个实施 方案中，基于具有最少此类转变的位置来选择谷。例如，可基于最少的此 类转变来选择新积聚时间。由于这些转变基于积聚时间对，因此新积聚时 间可为该对中的一个积聚时间、这两个积聚时间的中点等。可使用其他技 术来执行谷搜索。步骤1312是步骤906的一个实施方案。
[0169]
在一些实施方案中，响应于未能解码从一组存储器单元所读取的数据 (例如，码字)而校准积聚时间。图14描绘了解码失败恢复过程1400的一 个实施方案的流程图，该过程包括校准积聚时间。校准积聚时间为恢复过 程节省了相当多的时间。过程1400可以响应于无法使用硬位解码对码字进 行解码而启动。硬位解码可使用通过在硬位参考电平下读取所确定的硬 位。例如，参考图8b，可以在硬位参考电平vr1、vr4、vr6和vr11下感测 存储器单元，以为每个存储器单元生成硬位。
[0170]
步骤1402包括校准一个或多个参考电平的积聚时间。例如，校准 vr1、vr4、vr6和/或vr11中的一项或多项的积聚时间。过程900、1000或 1050可用于步骤1402中。如将在下文更全面地讨论，校准积聚时间可产生 度量诸如sw。
[0171]
步骤1404是确定来自积聚时间校准过程的sw是否高于阈值。希望具 有较低的sw。如果sw低于阈值，则该过程在步骤1408处以软位(sb) 解码继续。
[0172]
然而，如果sw高于阈值，则在步骤1406中校准读取参考电压。校准 读取参考电压是指：确定读取参考电压的新电压幅值。例如，可针对vr1、 vr4、vr6和/或vr11确定新电压幅值。需注意，校准电压幅值不同于校准 读取参考电压的积聚时间，并且通常更耗时。可使用任何技术来校准读取 参考电压。在一个实施方案中，基于对vt分布之间的谷的搜索来校准读取 参考电压。在一个实施方案中，基于bes来校准读取参考电压。
[0173]
步骤1408包括执行sb解码。软位解码涉及在软位参考电平下进行感 测，该软位参考电平可用于指示硬位的可靠性。可通过使用软位解码数据 来实现改善的纠错能力。通过
在一组“软位参考电平”下感测存储器单元 来导出软位。软位可指示每个存储器单元的硬位的可靠性。为了说明，软 位可与ecc(纠错码)解码一起使用，以增强可能经历存储器单元错误和 内部传输错误的非易失性存储器系统中的纠错能力。例如，与仅基于使用 硬位的解码方案相比，可通过使用低密度奇偶校验(ldpc)码并包括软位 值作为解码器的输入来实现改善的纠错能力。
[0174]
软位参考电压是处于比对应硬位参考电压稍高的电压下以及稍低的电 压下的参考电压。该组软位参考电压用于生成“软”可靠性信息，这增加 了解码器的纠错能力。在软位参考电压下进行感测生成了“软位”，其指 示存储器单元的物理参数(例如，vt、电阻)是否接近硬位参考电平，从 而使得该存储器单元的硬位不太可靠，或者是否远离硬位参考电平，从而 使得硬位更可靠。换句话讲，如果软可靠性信息指示存储器单元具有其值 接近硬位参考电平的物理参数，则与如果软可靠性信息指示存储器单元具 有其值远离硬位参考电平的物理参数相比，这被认为不太可靠。
[0175]
步骤1410确定sb解码是否成功。如果是，则该过程结束。数据可返 回到主机120。否则，执行步骤1412以使用xor恢复。在一个实施方案 中，xor引擎224/254用于执行xor恢复。
[0176]
图15描绘了校准读取参考电压的过程1500的一个实施方案的流程图。 过程1500是步骤1406的一个实施方案。步骤1502包括使用bes5技术来 校准读取参考电压。bes5技术在接近正被处理的页面的每个硬位参考电压 的五个位置处感测存储器单元。参考图8a，对于靠近vr1的五个位置，可 以在五个电压(例如，vr1-2δv、vr1-δv、vr1、vr1+δv、vr1+2δv)下感 测存储器单元。可在靠近vr4、vr6和vr11的五个位置处执行类似的感测。 bes5过程确定由感测所导出的码字的错误度量。错误度量可为例如伴随权 重或误码率(ber)。
[0177]
步骤1504确定sw是否高于阈值。sw是指在bes5过程中分析的码字 的sw。sw可以是码字中的最低sw，其对应于由bes5过程所确定的新读 取电平。如果sw低于阈值，则该过程结束。如果sw高于阈值，则在步骤 1506中，使用bes7技术来校准读取参考电压。bes7技术使用靠近正被处 理的页面的每个硬位参考电压的七个位置。参考图8a，可以在五个电压 (例如，vr1-2δv、vr1-δv、vr1、vr1+δv、vr1+2δv)加上两个附加电压vr1-3δv、vr1+3δv下感测存储器单元。在校准了读取参考电压之后，可以 执行sb解码(参见图14中的步骤1408)。
[0178]
图16至图18提供了使用不同积聚时间来感测存储器单元的实施方案的 进一步细节。图16是描绘了来自感测放大器350的电路的示意图(参见图 4)。如下所述，图16的电路将电容器(或其他电荷存储设备)预充电至预 充电幅值(或初始电压)，通过存储器单元将电容器放电持续积聚时间， 并且在积聚时间之后感测电容器处的电压。尽管图16的特征在于一个电容 器，但在一些实施方案中，任何合适的电荷存储设备均可替换或补充该电 容器。感测电压将指示存储器单元是否传导被感测的电流，这指示存储器 单元的阈值电压是大于还是小于被测试的阈值电压。
[0179]
图16示出了晶体管1602和连接到位线的晶体管1600。晶体管1600在 其栅极处接收信号bls，并且用于连接到或隔离位线。晶体管1602在其栅 极处接收信号blc，并且用作电压钳。栅极电压blc被偏置在恒定电压 处，该恒定电压等于所需位线电压加上晶体管1602的阈值电压。因此，晶 体管1602的功能是：在感测操作期间(在读取或验证期间)，保持
恒定的 位线电压，即使通过位线的电流发生改变也是如此。
[0180]
晶体管1602连接到晶体管1604、1606和1608。晶体管1606连接到电 容器1616。晶体管1606的目的是：将电容器1616连接到位线，并且将电 容器1616与位线断开，使得电容器1616与位线选择性地连通。换句话讲， 晶体管1606调整上文相对于步骤904、1004、1056、1102所述的积聚时 间。即，当晶体管1606接通时，电容器1616可通过位线放电，并且当晶体 管1606关断时，电容器1616不能通过位线放电。
[0181]
晶体管1606连接到电容器1616的节点也连接到晶体管1610和晶体管 1614。晶体管1610连接到晶体管1608、1612和1618。晶体管1618也连接 到晶体管1620。晶体管1618和1620是pmos晶体管，而图16的其他晶体 管是nmos晶体管。晶体管1610、1618和1620提供到电容器1616的预充 电路径。将电压(例如，vdd或其他电压)施加到晶体管1620的源极。通 过适当地偏置晶体管1610、1618和1620，施加到晶体管1620的源极的电 压可用于对电容器1616进行预充电。在预充电之后，电容器1616可经由晶 体管1606，通过位线放电(假设晶体管1600和1602导通)。
[0182]
图16的电路包括形成锁存电路的反相器1630和1632。反相器1632的 输出端连接到反相器1630的输入端，并且反相器1630的输出端连接到反相 器1632的输入端以及晶体管1620和1622。反相器1632的输入端将接收 vdd，并且两个反相器1630、1632将充当锁存器以存储vdd。反相器1632 的输入端也可连接到另一个值。晶体管1612和1622提供用于将反相器1630 和1632所存储的数据传送到晶体管1614的路径。晶体管1622在其栅极处 接收信号fco。晶体管1612在其栅极处接收信号stro。通过升高或降低 fco和stro，在反相器1630、1632与晶体管(感测开关)1614之间提供 或切断路径。晶体管1614的栅极在标记为sen的节点处连接到电容器 1616、晶体管1606和晶体管1610。电容器1616的另一端连接到信号clk。
[0183]
如上所述，电容器1616经由晶体管1610、1618和1620进行预充电。 这将使节点sen处的电压升高到预充电电压电平(vpre)。当晶体管1606 接通时，如果存储器单元的阈值电压低于所测试的电压电平，则电容器 1616可通过位线和所选择的存储器单元释放其电荷。如果电容器1616能够 放电，则电容器处(sen节点处)的电压将减小。
[0184]
sen节点处的预充电电压(vpre)大于晶体管1614的阈值电压；因 此，在积聚时间之前，晶体管1614接通(导通)。由于晶体管1614在积聚 时间期间接通，因此晶体管1612应断开。如果电容器在积聚时间期间不放 电，则sen节点处的电压将保持高于晶体管1614的阈值电压，并且当 stro接通晶体管1612时，反相器1630、1632处的电荷可被放电到clk信 号中。如果电容器在积聚时间期间充分放电，则sen节点处的电压将降低 到低于晶体管1614的阈值电压；因此，关断晶体管1614以免存储在反相器 1630、1632处的数据(例如，vdd)通过clk放电。因此，测试反相器 1630、1632是否保持其充电或放电将指示验证过程的结果。在一个实施方 案中，可通过接通晶体管1634栅极信号nco，经由晶体管1634在节点a 处读取结果(数据输出)。
[0185]
电容器1616的预充电电平(以及因此节点sen处的预充电电压)受到 流过晶体管1610的电流的限制。流过晶体管1610的电流受到栅极电压h00 的限制。因此，节点sen处的预充电电压受到电压h00减去晶体管1610的 阈值电压的限制。利用这种布置，系统可通过调整h00来调整节点sen处 的预充电电压。h00处的电压越大，导致在预充电时sen节点处的电压越 大。h00处的电压越低，导致在预充电时sen节点处的电压越低。
[0186]
当系统执行感测操作时(例如，在积聚时间校准期间)，施加到存储 器单元的控制栅极的电压可以致使该单元的沟道导通(连接到位线)。如 果发生这种情况，则电容器通过沟道放电，从而在其放电时降低电压。
[0187]
图17是描述了用于感测通过存储器单元的电流的过程1700的一个实施 方案的流程图。图17的过程可由图16的电路执行。图17的实施方案呈现 了一种结构，其中电荷存储设备将通过所选择的存储器单元释放其电荷以 便检测电流。此类结构的一个示例至少部分地由图16绘出，如上所述。在 图16的示例中，电荷存储设备1616包括电容器。然而，在其他实施方案 中，也可使用其他类型的电荷存储设备。
[0188]
在图17的步骤1702中，电容器(或其他电荷存储设备)将被预充电至 预定电压电平。在步骤1704中，预充电电容器(或其他电荷存储设备)将 连接到位线。在步骤1706中，将允许电容器通过位线和nand串(包括正 被验证的所选择的存储器单元)释放其电荷。在步骤1708中，系统将等待 积聚时间。在积聚时间结束时(步骤1710)，系统(例如，比较电路466) 将测试电容器两端的电压。系统将计算电容器两端的电压从预充电电压到 步骤1710中检测到的电压的变化。在步骤1712中，将该计算的电压变化与 比较值进行比较。例如，比较电路466将感测电容器上的电压与跳闸电压进 行比较。如果电压变化大于或等于比较值，则假定存储器单元传导电流大 于被感测到的电流电平。
[0189]
图18是描述了来自图16的各种信号的行为的时序图。在所描绘的整个 时间，信号bls处于vdd，并且信号blc处于vbl+vsrc+vth，其中vbl是 位线的电压，vsrc是源极线的电压，并且vth是晶体管1602的阈值电压。 信号fla在t0时始于vss，并且在t6时变为vdd。当信号fla处于vss 时，预充电路径由晶体管1610进行调整。在t0处，h00的电压升高到预充 电电平。h00处的电压升高使得晶体管1610接通并且打开预充电路径。设 定h00处的电压幅值。在h00为高电平时，晶体管1610接通，并且电容器 1616将在t0与t1之间预充电，如sen处的电压所示(在图18上，从下 往上第二示出)。在时间t1处，使h00降至vss并且完成预充电。
[0190]
信号x00用于允许电容器1616与位线连通，使得电容器可通过位线和 所选择的存储器单元而放电。在时间t3处，x00升高到vblc+vblx，其中 vblc是信号blc的电压，并且vblx是信号blx的电压(两者均在上文讨 论)。在时间t4处，x00处的电压降低到vss。在时间t3与t4之间，电容 器1616将与位线连通，以便允许其在通过位线和所选择的存储器单元(取 决于所选择的存储器单元的阈值电压)充电时放电。信号clk在时间t2升 高到vblx，并且在时间t5降回到vss，以防止电路中的任何冲突状况并允 许电容器1616的适当放电。
[0191]
如上所述，因为h00在t0与t1之间升高，所以电容器1616(和sen 节点)将在t0与t1之间充电(预充电)。这在图18中被描绘为sen节点 从vss充电至vpre。当x00在t3升高时，电容器1616可通过位线放电(如 果阈值电压处于适当的水平)。如图18在t3与t4之间所示，vpre将放电 到vpost_con。如果正被测试的存储器单元的阈值电压足够高，则电容器 1616将不放电，并且电压将保持在vpre。
[0192]
图18示出了信号fco在t7升高到vdd并且在t9降低到vss。信号 stro在t8升高到vdd并且在t9降低。在时间t8与时间t9之间，反相器 1630、1632与晶体管1614之间存在路径。如果节点sen处的电压大于晶体 管1614的阈值电压，则将存在从反相器1630、1632到clk的路径，并且 反相器1630、1632处的数据将通过信号clk并通过晶体管1614耗散。如 果节点sen处的电压低于晶体管1614的阈值电压(例如，如果电容器放 电)，则晶体管1614将
关断，并且由反相器1630、1632存储的电压将不会 耗散到clk中。图18示出了vdd下a处的电压电平。如果电容器的电压 不耗散(例如，由于没有足够的电流流动，这是因为所选择的存储器单元 的阈值电压大于所测试的电压)，则晶体管1614将保持接通，并且节点a 处的电压将保持耗散到vss(如虚线所示)。如果电容器的电压确实耗散 (例如，由于足够的电流流动，这是因为所选择的存储器单元的阈值电压 低于所测试的电压)，则晶体管1614将关断并且节点a处的电压将保持在 vdd(如实线所示)。通过将vdd施加到信号nco，经由晶体管1634向数 据输出信号提供节点a的输出。
[0193]
鉴于上述内容，可以看出，第一实施方案包括一种装置，该装置包括 通信接口以及耦接到通信接口的控制电路。控制电路被配置为连接到非易 失性存储器单元。控制电路被配置为将一个或多个参考电压施加到一组非 易失性存储器单元。控制电路被配置为在将一个或多个参考电压施加到该 组非易失性存储器单元的同时，对该组非易失性存储器单元进行多个不同 积聚时间的感测，以生成感测结果。控制电路被配置为基于感测结果校准 一个或多个参考电压中至少一个参考电压的积聚时间。
[0194]
在第二实施方案中，并且为了推进第一实施方案，控制电路被进一步 配置为，针对感测结果的不同积聚时间中的每个积聚时间，确定该组中的 每个存储器单元的信息位。控制电路被进一步配置为基于针对不同积聚时 间中的每个积聚时间的所述组中的每个存储器单元的信息位来校准至少一 个参考电压的积聚时间。
[0195]
在第三实施方案中，并且为了推进第一实施方案或第二实施方案，一 个或多个参考电压包括用于感测数据页面的多个参考电压。控制电路被配 置为基于感测结果校准多个参考电压中的每个参考电压的单独积聚时间。
[0196]
在第四实施方案中，并且为了推进第一实施方案至第三实施方案中的 任一项，控制电路被配置为使用感测结果基于误码率估计扫描(bes)来 校准至少一个参考电压的积聚时间。
[0197]
在第五实施方案中，并且为了推进第一实施方案至第四实施方案中的 任一项，控制电路被配置为基于感测结果生成存储在该组非易失性存储器 单元中的数据的码字。控制电路被配置为基于码字中的每个码字的错误度 量校准至少一个参考电压的积聚时间。
[0198]
在第六实施方案中，并且为了推进第五实施方案，控制电路被配置为 基于感测结果模拟多个积聚时间/参考电压组合的感测。控制电路被配置为 基于多个积聚时间/参考电压组合的模拟感测来生成码字。
[0199]
在第七实施方案中，并且为了推进第一实施方案至第六实施方案中的 任一项，控制电路被配置为基于感测结果搜索两个阈值电压分布之间的 谷。控制电路被配置为基于谷的位置校准一个或多个参考电压中第一参考 电压的积聚时间。
[0200]
在第八实施方案中，并且为了推进第一实施方案至第七实施方案中的 任一项，为了在将一个或多个参考电压施加到该组非易失性存储器单元的 同时对该组非易失性存储器单元进行多个不同积聚时间的感测，控制电路 被配置为，针对该组中的每个存储器单元以及针对每个积聚时间：在多个 感测节点中的每个感测节点上建立初始电压，每个感测节点与存储器单元 中的一个存储器单元相关联；在感测节点上建立初始电压之后，将每个感 测节点连接到相关联的存储器单元；以及在将感测节点连接到相关联的存 储器单元之后等待积聚时间后，检测每个感测节点上的电压。
[0201]
在第九实施方案中，并且为了推进第一实施方案至第八实施方案中的 任一项，控制电路被配置为响应于未能解码从该组存储器单元所读取的码 字而校准至少一个参考电压的积聚时间。控制电路被配置为基于使用至少 一个参考电压的积聚时间来感测存储器单元而恢复码字。
[0202]
在第十实施方案中，并且为了推进第一实施方案至第九实施方案中的 任一项，控制电路被进一步配置为：在校准至少一个参考电压的积聚时间 之后，将一个或多个参考电压施加到该组非易失性存储器单元；使用至少 一个参考电压的所校准的积聚时间来感测该组存储器单元，以生成数据结 果；以及基于数据结果对存储在该组存储器单元中的码字进行解码。
[0203]
一个实施方案包括一种方法，该方法包括：将一组参考电压施加到连 接到一组非易失性存储器单元的字线；在将该组参考电压中的每个参考电 压施加到字线的同时，对该组非易失性存储器单元进行多个不同积聚时间 的感测，以生成感测结果；基于感测结果生成存储在该组非易失性存储器 单元中的数据的码字；以及基于码字的错误度量校准该组参考电压中的每 个参考电压的积聚时间。
[0204]
一个实施方案包括一种非易失性存储系统，该非易失性存储系统包 括：非易失性存储器单元；字线，该字线连接到存储器单元；多个位线， 该位线中的每个位线与存储器单元中的一个存储器单元相关联；功率控制 模块，该功率控制模块被配置为向字线提供参考电压；用于在参考电压被 施加到字线的同时对存储器单元进行多个积聚时间的感测以生成多个积聚 时间中的每个积聚时间的感测结果的装置；和用于基于每个积聚时间的感 测结果来校准参考电压的积聚时间的装置。
[0205]
在实施方案中，用于在参考电压被施加到字线的同时对非易失性存储 器单元进行多个积聚时间的感测以生成多个积聚时间中的每个积聚时间的 感测结果的装置包括以下项中的一者或多者：状态机312、地址解码器 314、功率控件316、读/写电路328、感测块340、感测放大器350、锁存器 360、感测电路460和/或管理电路480。在实施方案中，用于在参考电压被 施加到字线的同时对非易失性存储器单元进行多个积聚时间的感测以生成 多个积聚时间中的每个积聚时间的感测结果的装置包括执行以下项中的一 者或多者：过程1100、过程1700和/或过程1300的步骤1304-1308。
[0206]
在实施方案中，用于基于每个积聚时间的感测结果来校准参考电压的 积聚时间的装置包括：处理器、pga(可编程门阵列)、fpga(现场可编 程门阵列)、asic(专用集成电路)、集成电路或其他类型的电路。在实 施方案中，用于基于每个积聚时间的感测结果来校准参考电压的积聚时间 的装置包括以下项中的一者或多者：状态机312、处理器220、处理器250 和/或存储器处理器156。在一个实施方案中，用于基于每个积聚时间的感 测结果来校准参考电压的积聚时间的装置执行过程1200。
[0207]
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨 在是穷尽的或将本发明限制为所公开的精确形式。根据以上教导内容，很 多修改和变型都是可能的。选择所述实施方案是为了最佳地阐明本发明的 原理以及其实际应用，以由此使得本领域的其他技术人员能够最佳地在各 种实施方案中使用具有适合于所构想的特定用途的各种修改的本发明。本 发明的范围旨在由所附权利要求书限定。

技术特征：
1.一种装置，包括：通信接口；和控制电路，所述控制电路耦接到所述通信接口，其中所述控制电路被配置为连接到非易失性存储器单元，其中所述控制电路被配置为：将一个或多个参考电压施加到一组所述非易失性存储器单元；在将所述一个或多个参考电压施加到所述一组非易失性存储器单元的同时，对所述一组非易失性存储器单元进行多个不同积聚时间的感测，以生成感测结果；以及基于所述感测结果校准所述一个或多个参考电压中至少一个参考电压的积聚时间。2.根据权利要求1所述的装置，其中所述控制电路被配置为使用所述感测结果基于误码率估计扫描(bes)来校准所述至少一个参考电压的所述积聚时间。3.根据权利要求1所述的装置，其中所述控制电路被配置为：基于所述感测结果生成存储在所述一组非易失性存储器单元中的数据的码字；以及基于所述码字中的每个码字的错误度量校准所述至少一个参考电压的所述积聚时间。4.根据权利要求3所述的装置，其中所述控制电路被配置为：基于所述感测结果模拟对多个积聚时间/参考电压组合的感测；以及基于所述多个积聚时间/参考电压组合的模拟感测来生成所述码字。5.根据权利要求1所述的装置，其中所述控制电路被配置为：基于所述感测结果搜索两个阈值电压分布之间的谷；以及基于所述谷的位置校准所述一个或多个参考电压中第一参考电压的所述积聚时间。6.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：针对所述感测结果的所述不同积聚时间中的每个积聚时间，确定所述组之中的每个存储器单元的信息位；以及基于针对所述不同积聚时间中的每个积聚时间的所述组中的每个存储器单元的所述信息位来校准所述至少一个参考电压的所述积聚时间。7.根据权利要求1所述的装置，其中：所述一个或多个参考电压包括用于感测数据页面的多个参考电压；并且所述控制电路被配置为基于所述感测结果校准所述多个参考电压中的每个参考电压的单独积聚时间。8.根据权利要求1所述的装置，其中为了在将所述一个或多个参考电压施加到所述一组非易失性存储器单元的同时对所述一组非易失性存储器单元进行所述多个不同积聚时间的感测，所述控制电路被配置为，针对所述组中的每个存储器单元以及针对每个积聚时间：在多个感测节点中的每个感测节点上建立初始电压，每个感测节点与所述存储器单元中的一个存储器单元相关联；在所述感测节点上建立所述初始电压之后，将每个感测节点连接到所述相关联的存储器单元；以及在将所述感测节点连接到所述相关联的存储器单元之后等待所述积聚时间后，检测每个感测节点上的电压。9.根据权利要求1所述的装置，其中所述控制电路被配置为：
响应于未能解码从所述一组存储器单元所读取的码字而校准所述至少一个参考电压的所述积聚时间；以及基于使用所述至少一个参考电压的所述积聚时间来感测所述存储器单元而恢复所述码字。10.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：在校准所述至少一个参考电压的所述积聚时间之后，将所述一个或多个参考电压施加到所述一组非易失性存储器单元；使用所述至少一个参考电压的所校准的积聚时间来感测所述一组存储器单元，以生成数据结果；以及基于所述数据结果对存储在所述一组存储器单元中的码字进行解码。11.一种方法，所述方法包括：将一组参考电压施加到连接到一组非易失性存储器单元的字线；在将所述一组参考电压中的每个参考电压施加到所述字线的同时，对所述一组非易失性存储器单元进行多个不同积聚时间的感测，以生成感测结果；基于所述感测结果生成存储在所述一组非易失性存储器单元中的数据的码字；以及基于所述码字的错误度量校准所述一组参考电压中的每个参考电压的积聚时间。12.根据权利要求11所述的方法，其中基于所述感测结果生成存储在所述一组非易失性存储器单元中的所述数据的所述码字包括：基于所述感测结果模拟对多个积聚时间/参考电压组合的感测；以及基于所述多个积聚时间/参考电压组合的模拟感测来生成所述码字。13.根据权利要求11所述的方法，还包括：基于所述感测结果确定针对所述不同积聚时间中的每个积聚时间的信息页面，其中所述信息页面包括针对所述组之中的每个存储器单元的位；以及基于所述不同积聚时间中的每个积聚时间的所述信息页面来校准所述一组参考电压中的每个参考电压的单独积聚时间。14.根据权利要求11所述的方法，其中在将所述参考电压中的给定一个参考电压施加到所述字线的同时对所述非易失性存储器单元的特定存储器单元进行所述多个不同积聚时间的感测包括针对每个积聚时间执行以下操作：将与所述特定存储器单元相关联的感测电容器充电至初始电压；在将所述感测电容器充电至所述初始电压之后，将所述感测电容器连接到所述特定存储器单元，以从所述感测电容器中放电出所述初始电压；以及在将所述感测电容器放电持续所述积聚时间之后，测试所述感测电容器上的电压。15.一种非易失性存储系统，包括：非易失性存储器单元；字线，所述字线连接到所述存储器单元；多个位线，所述位线中的每个位线与所述存储器单元中的一个存储器单元相关联；功率控制模块，所述功率控制模块被配置为向所述字线提供参考电压；用于在所述参考电压被施加到所述字线的同时对所述存储器单元进行多个积聚时间的感测以生成所述多个积聚时间中的每个积聚时间的感测结果的装置；以及
用于基于每个积聚时间的所述感测结果来校准所述参考电压的积聚时间的装置。16.根据权利要求15所述的非易失性存储系统，其中用于基于每个积聚时间的所述感测结果来校准所述参考电压的所述积聚时间的所述装置被配置为：基于在所述多个积聚时间感测所述存储器单元的结果，执行误码率估计扫描(bes)，以便校准所述积聚时间。17.根据权利要求15所述的非易失性存储系统，其中用于基于每个积聚时间的所述感测结果来校准所述参考电压的所述积聚时间的所述装置被配置为：基于每个积聚时间的所述感测结果来模拟积聚时间/参考电压组合下的感测；基于所述模拟感测生成码字；确定每个码字的错误度量；以及基于每个码字的所述错误度量校准所述参考电压的所述积聚时间。18.根据权利要求15所述的非易失性存储系统，其中用于在所述参考电压被施加到所述字线的同时对所述存储器单元进行所述多个积聚时间的感测的所述装置被配置为，针对每个相应积聚时间：针对每个存储器单元，确定所述存储器单元是否响应于所述相应积聚时间而传导电流；以及确定所述相应积聚时间的结果与另一个积聚时间的结果之间的位翻转数量。19.根据权利要求18所述的非易失性存储系统，其中用于基于每个积聚时间的所述感测结果来校准所述参考电压的所述积聚时间的所述装置被配置为：基于所述位翻转校准所述积聚时间。20.根据权利要求15所述的非易失性存储系统，其中用于在将所述参考电压施加到所述字线的同时对所述存储器单元进行所述多个积聚时间的感测的所述装置被配置为，针对每个相应积聚时间：将多个感测节点充电至初始电压，其中每个感测节点与所述存储器单元中的一个存储器单元相关联；将每个存储器单元连接到其相关联的感测节点，以允许所述存储器单元使所述感测节点放电持续所述相应积聚时间；以及响应于所述存储器单元使所述相关联的感测节点放电持续所述相应积聚时间，将每个感测节点上的电压与跳闸电压进行比较。

技术总结
通过校准积聚时间来校准读取参考电平。积聚时间是：在感测存储器单元的同时，允许感测节点上的电荷发生改变的时间长度。校准积聚时间比校准参考电压本身快得多。这部分地是由于减少了校准期间需要施加的不同参考电压的数量。对于给定的读取参考电压，校准积聚时间可以使用不同的测试积聚时间，从而减少读取参考电压的数量。因此，就时间而言，校准积聚时间非常有效。另外，可降低功率消耗。可降低功率消耗。可降低功率消耗。


技术研发人员：A
受保护的技术使用者：西部数据技术公司
技术研发日：2021.06.10
技术公布日：2022/3/8