包括行解码器的存储器装置的制作方法

1.各种实施方式通常涉及半导体技术，并且更具体地，涉及包括行解码器的存储器装置。


背景技术：

2.易失性存储器装置具有高的写入速度和读取速度，但是如果其供电中断，则其内所存储的数据会丢失。非易失性存储器装置具有相对低的写入速度和读取速度，但是即使其供电中断，也可以保留其内所存储的数据。因此，为了存储无论供电如何都应保留的数据，可以使用非易失性存储器装置。非易失性存储器装置的示例包括只读存储器(rom)、掩码rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、磁ram(mram)、电阻ram(rram)和铁电ram(fram)。闪存可以分为nor型存储器和nand型存储器。
3.在非易失性存储器装置的示例中，nand闪存装置被广泛用作数据储存装置。nand闪存装置可以通过行解码器向存储器单元传送操作电压。


技术实现要素：

4.各种实施方式涉及能够减小存储器装置的尺寸和故障的措施。
5.在一个实施方式中，一种存储器装置可以包括：基板，该基板限定有在第一方向上设置的第一单元区域和第二单元区域以及设置在第一单元区域和第二单元区域之间的行解码器区域；外围电路，该外围电路限定在基板的第一单元区域和第二单元区域中；多个传输晶体管，该多个传输晶体管限定在基板的行解码器区域中；多个底布线层，该多个底布线层设置在覆盖外围电路和多个传输晶体管的第一介电层中；存储器单元阵列，该存储器单元阵列限定在第一介电层上；第二介电层，该第二介电层限定在第一介电层上，该第二介电层覆盖存储器单元阵列；多个顶布线层，该多个顶布线层设置在第三介电层中，第三介电层限定在第二介电层上；以及多条全局线，该多条全局线设置在行解码器区域中，该多条全局线向多个传输晶体管传送操作电压。多条全局线仅设置在多个底布线层和多个顶布线层当中的底布线层中。
6.在一个实施方式中，一种存储器装置可以包括：基板，该基板限定有在第一方向上设置的第一平面区域和第二平面区域，并且第一平面区域和第二平面区域中的每一个包括单元区域和在第一方向上与单元区域相邻的行解码器区域；多个传输晶体管，该多个传输晶体管限定在基板的第一平面区域和第二平面区域的行解码器区域中；外围电路，该外围电路限定在基板的第一平面区域和第二平面区域的单元区域中；多个底布线层，该多个底布线层设置在覆盖传输晶体管和外围电路的第一介电层中；第一平面的存储器单元阵列和第二平面的存储器单元阵列，该第一平面的存储器单元阵列设置在第一介电层上并设置在第一平面区域的单元区域中，该第二平面的存储器单元阵列设置在第一介电层上并且设置在第二平面区域的单元区域中；第二介电层，该第二介电层限定在第一介电层上并覆盖存
储器单元阵列；多个顶布线层，该多个顶布线层设置在第三介电层中，第三介电层限定在第二介电层上；以及多条全局线，该多条全局线设置在第一平面区域和第二平面区域的行解码器区域中以向多个传输晶体管传送操作电压。多条全局线可以仅设置在多个底布线层和多个顶布线层当中的至少一个底布线层中。
附图说明
7.图1是例示了根据本公开的实施方式的存储器装置的表示的框图。
8.图2是例示了图1所示的存储器单元阵列和行解码器的表示的电路图。
9.图3是例示了根据本公开的实施方式的存储器装置的示意性布局的表示的截面图。
10.图4是例示了根据本公开的实施方式的存储器装置的布局的表示的顶视图。
11.图5和图6是例示了根据本公开的实施方式的存储器装置的表示的截面图。
12.图7a至图7e是例示了根据本公开的实施方式的存储器装置的主要组件的表示的顶视图。
13.图8是示意性地例示了包括根据本公开的实施方式的存储器装置的存储器系统的表示的框图。
14.图9是示意性地例示了包括根据本公开的实施方式的存储器装置的计算系统的表示的框图。
具体实施方式
15.从以下并且参照附图描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可以以各种不同方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
16.因为在描述本公开的实施方式的附图中所给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所示出的内容。贯穿说明书，相似的附图标记指代相似的组件。在描述本公开时，当确定相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包念”等不应解释为限于其后列出的手段，除非另外明确提出。当提及单数名词时使用不定冠词或定冠词(例如，“一(个)”、“一种”或“该”)时，除非另外明确提出，否则该冠词可以包括该名词的复数形式。
17.在解释本公开的实施方式中的元件时，即使在没有明确提及的情况下，也应将它们解释为包括误差容限。
18.另外，在描述本公开的组件时，可以使用诸如第一、第二、a、b、(a)和(b)之类的术语。这些术语仅是为了将一个组件与另一组件区开分，而并不限制组件的物质、顺序、次序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
19.如果组件被描述为“连接”、“联接”或“链接”至另一组件，则可以表示该组件不仅
直接“连接”、“联接”或“链接”，而且可以经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，例如“元件b上的元件a”、“元件b上方的元件a”、“元件b下方的元件a”以及“元件b旁边的元件a”等，除非明确使用术语“直接”或“紧接着”，否则可以在元件a和b之间设置一个或更多个其它元件。
20.本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作也是可行的。可以单独地或组合地实践各种示例性实施方式。
21.在下文中，将参照附图详细描述本公开的实施方式的各种示例。
22.图1是例示了根据本公开的实施方式的存储器装置的表示的框图。
23.参照图1，根据本公开的实施方式的存储器装置10可以包括多个平面plane1至plane4和外围电路(peri电路)200。存储器装置10可以具有四平面结构。虽然图1的实施方式例示了具有四个平面的存储器装置10，但是要注意，存储器装置10中所包括的平面的数量不限于此。
24.平面plane1至plane4中的每一个可以基本相同，并且可以包括存储器单元阵列110、行解码器(x-dec)120和页缓冲器电路(页缓冲器)130。
25.存储器单元阵列110可以包括多个存储块blk1至blkz(其中z是2或更大的自然数)。存储块blk1至blkz中的每一个可以通过至少一条漏极选择线dsl、多条字线wl和至少一条源极选择线ssl联接到行解码器120。存储块blk1至blkz可以通过多条位线bl联接到页缓冲器电路130。可以针对存储块blk1至blkz中的每一个提供漏极选择线dsl、字线wl和源极选择线ssl，并且可以针对存储块blk1至blkz共同提供位线bl。
26.存储块blk1至blkz中的每一个可以包括多个单元串。尽管未示出，但是每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。
27.响应于从外围电路200提供的行地址x_a，行解码器120可以从存储器单元阵列110中包括的存储块blk1至blkz当中选择任意一个存储块。行解码器120可以向联接到被选存储块的漏极选择线dsl、字线wl和源极选择线ssl传送从外围电路200提供的操作电压x_v。
28.页缓冲器电路130可以包括分别联接到多条位线bl的多个页缓冲器(未示出)。页缓冲器可以从外围电路200接收页缓冲器控制信号pb_c，并且可以向外围电路200发送数据信号data以及从外围电路200接收数据信号data。页缓冲器可以响应于页缓冲器控制信号pb_c而控制位线bl。例如，页缓冲器可以通过响应于页缓冲器控制信号pb_c而感测位线bl的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路200传送数据信号data。页缓冲器可以响应于页缓冲器控制信号pb_c而基于从外围电路200接收的数据信号data向位线bl施加信号，从而可以将数据写入存储器单元阵列110的存储器单元。页缓冲器可以将数据写入联接到激活字线wl的存储器单元或从联接到激活字线wl的存储器单元读取数据。
29.外围电路200可以从存储器装置10的外部接收命令信号cmd、地址信号add和控制信号ctrl，并且可以向存储器装置10外部的装置(例如，存储器控制器)发送数据data以及从存储器装置10外部的装置(例如，存储器控制器)接收数据data。外围电路200可以基于命令信号cmd、地址信号add和控制信号ctrl输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如，行地址x_a、页缓冲器控制信号pb_c等。外围电路
200可以生成存储器装置10中所需的包括操作电压x_v的各种电压。
30.尽管在本说明书中，作为示例描述了存储器装置10为闪存的情况，但是在其它实施方式中，存储器的类型不限于此，并且本公开还可以应用于除闪存之外的其它存储器。例如，存储器可以是动态随机存取存储器(dram)、相变ram(pram)、磁ram(mram)、电阻ram(rram)和铁电ram(fram)当中的任意一种。
31.图2是例示了图1所示的存储器单元阵列和行解码器的表示的电路图。
32.参照图2，多个平面plane1至plane4的每一个中所包括的存储器单元阵列110可以包括多个存储块blk1至blkz。当存储器装置执行擦除操作时，存储块blk1至blkz中的每一个可以对应于擦除单元。
33.存储块blk1至blkz中的每一个可以包括联接在多条位线bl和公共源极线csl之间的多个单元串cstr。如图2所示，在存储块blki中，每个单元串cstr可以包括联接到位线bl的漏极选择晶体管dst、联接到公共源极线csl的源极选择晶体管sst以及串联联接在漏极选择晶体管dst和源极选择晶体管sst之间的多个存储器单元mc。
34.存储块blk1至blkz中的每一个所包括的多个单元串cstr可以共同联接到公共源极线csl。单元串cstr中的每一个可以联接到相应位线bl。
35.漏极选择晶体管dst的栅极可以联接至漏极选择线dsl。每个存储器单元mc的栅极可以联接到相应字线wl。源极选择晶体管sst的栅极可以联接至源极选择线ssl。漏极选择线dsl、字线wl和源极选择线ssl可以分别联接至局部线lwl。
36.行解码器120可以包括分别与存储块blk1至blkz相对应的多个传输晶体管组ptg1至ptgz。多个传输晶体管组ptg1至ptgz中的每个组可以包括联接在全局线gwl和局部线lwl之间的多个传输晶体管tr。传输晶体管tr可以响应于块选择信号blksw而通过局部线lwl将施加到全局线gwl的操作电压传送到相应存储块。可以为传输晶体管组ptg1至ptgz中的每个组提供局部线lwl，并且可以为传输晶体管组ptg1至ptgz共同提供全局线gwl。因此，传输晶体管组ptg1至ptgz可以共享全局线gwl。
37.以下，在附图中，将平行于基板的顶表面并且彼此交叉的两个方向分别定义为第一方向fd和第二方向sd，并且将从基板的顶表面垂直突出的方向定义为垂直方向vd。例如，第一方向fd可以对应于字线的延伸方向，并且第二方向sd可以对应于位线的延伸方向。第一方向fd和第二方向sd可以基本上彼此垂直地交叉。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
38.图3是例示了根据本公开的实施方式的存储器装置的示意性布局的表示的截面图。
39.参照图3，根据本公开的实施方式的存储器装置10可以具有puc(单元下外围)结构。存储器装置10可以包括基板1、设置在基板1上的逻辑结构2、设置在逻辑结构2上的源极板3、以及设置在逻辑结构2和源极板3上的存储器结构4。
40.存储器装置10的基板1可以包括在第一方向fd上设置的第一平面区域r1和第二平面区域r2。第一平面区域r1和第二平面区域r2中的每一个可以包括单元区域cr和在第一方向fd上与各个单元区域cr相邻的行解码器区域xr。
41.如稍后将描述的，逻辑结构2可以包括行解码器、页缓冲器电路和外围电路。此外，逻辑结构2可以包括位于不同高度水平的多个底布线层。
42.源极板3可以分别设置在第一平面区域r1的单元区域cr和第二平面区域r2的单元区域cr中。
43.如稍后将描述的，存储器结构4可以包括分别设置在源极板3上的存储器单元阵列以及位于不同高度水平的多个顶布线层。图3例示了包括两个平面的结构。设置在第一平面区域r1中的存储器单元阵列可以配置第一平面，并且设置在第二平面区域r2中的存储器单元阵列可以配置第二平面。
44.图4是例示了根据本公开的实施方式的存储器装置的布局的表示的顶视图。
45.参照图4，存储器装置10可以包括多个平面区域r1至r4。例如，图4例示了包括在第一方向fd上设置成一排的四个平面区域的情况。为了便于说明，平面区域r1至r4将被定义为第一平面区域r1至第四平面区域r4。第一平面区域r1至第四平面区域r4中的每一个可以包括单元区域cr和在第一方向fd上与单元区域cr相邻的行解码器区域xr。
46.可以在第一平面区域r1至第四平面区域r4的每一个中设置存储器单元阵列110、行解码器120和页缓冲器电路130。第一平面区域r1至第四平面区域r4中的每一个中所包括的存储器单元阵列110、行解码器120和页缓冲器电路130可以构成一个平面。
47.存储器单元阵列110可以设置在单元区域cr中。行解码器120可以设置在行解码器区域xr中。页缓冲器电路130可以设置在单元区域cr中以在垂直方向vd上与存储器单元阵列110交叠。
48.如以上参照图2所描述的，可以通过行解码器120的传输晶体管向存储器单元阵列110的字线传送操作电压。为了减少在传送操作电压的过程中引起的延迟时间，行解码器120可以设置为具有在作为字线的布置方向的第二方向sd上延伸的形状，并且可以设置为在第二方向sd上具有与存储器单元阵列110的长度基本相同或相似的长度。
49.在第一平面区域r1至第四平面区域r4的每一个中，页缓冲器电路130可以通过被划分为第一页缓冲器区域(第一pb)131和第二页缓冲器区域(第二pb)132来设置。第一页缓冲器区域131和第二页缓冲器区域132可以在第二方向sd上布置。
50.为了减少由页缓冲器电路130施加到位线或通过位线提供给页缓冲器电路130的信号的延迟时间，第一页缓冲器区域131和第二页缓冲器区域132可以在作为位线的布置方向的第一方向fd上各自具有与存储器单元阵列110的长度基本相同或相似的长度。
51.外围电路可以通过被划分为多个外围区域210和220来设置。外围区域210和220可以包括多个第一外围区域(顶peri)210和多个第二外围区域(中间peri)220。一个第一外围区域210和一个第二外围区域220可以设置在第一平面区域r1至第四平面区域r4中的每一个的单元区域cr中，以在垂直方向vd上与存储器单元阵列110交叠。
52.在单个单元区域cr中，第二外围区域220可以设置在第一页缓冲器区域131和第二页缓冲器区域132之间。第一外围区域210可以设置在第一页缓冲器区域131的与和第二外围区域220相邻的一侧相对的一侧上。因此，设置在单个单元区域cr中的第一外围区域210和第二外围区域220可以分别位于第一页缓冲器区域131的两侧，该第一页缓冲器区域131在第一方向fd上具有与存储器单元阵列110的长度基本相同或相似的长度。
53.第一平面区域r1的第一外围区域210和第二平面区域r2的第一外围区域210可以在第一方向fd上布置在一对第一平面区域r1的行解码器120和第二平面区域r2的行解码器120的相对侧上。第一平面区域r1的行解码器120和第二平面区域r2的行解码器120可以在
第二方向sd上各自具有与存储器单元阵列110的长度基本相同或相似的长度。第一平面区域r1的第二外围区域220和第二平面区域r2的第二外围区域220也可以在第一方向fd上位于一对第一平面区域r1的行解码器120和第二平面区域r2的行解码器120的两侧上。
54.第三平面区域r3的第一外围区域210和第四平面区域r4的第一外围区域210可以在第一方向fd上布置在一对第三平面区域r3的行解码器120和第四平面区域r4的行解码器120的相对侧上。第三平面区域r3的行解码器120和第四平面区域r4的行解码器120可以在第二方向sd上各自具有与存储器单元阵列110的长度基本相同或相似的长度。第三平面区域r3的第二外围区域220和第四平面区域r4的第二外围区域220也可以在第一方向fd上位于一对第三平面区域r3的行解码器120和第四平面区域r4的行解码器120的两侧上。
55.尽管未示出，但是配置外围电路的元件可以通过联接线彼此联接。联接线可以包括用于传输诸如电源电压和接地电压之类的电力的电力线、用于传输模拟信号的模拟信号线、以及用于传输诸如数据、命令和地址之类的逻辑信号的逻辑信号线。
56.为了将配置设置于多个外围区域210和220中的外围电路的元件联接，联接线中的一些可以具有在第二方向sd上延伸的形状，并且联接线中的一些可以具有在第一方向fd上延伸的形状。
57.如以上参照图2所描述的，行解码器120中的每一个可以包括多个传输晶体管。传输晶体管可以用于向存储器单元阵列110传送施加到全局线(图2的gwl)的操作电压。尽管未示出，但是全局线可以在第二方向sd上延伸，并且可以设置为在垂直方向vd上与行解码器120的传输晶体管交叠。
58.如上所述，因为在第二方向sd上延伸的全局线被设置在行解码器120的传输晶体管上方，所以为设置联接线以避开全局线变得更加困难或复杂。
59.例如，如果为了设置联接线而增加平面面积或添加布线层，则可以独立于全局线的位置来设置联接线。然而，如果增加平面面积或添加布线层，则存储器装置10的尺寸将增加。
60.本公开的实施方式可以实现在不增加存储器装置的尺寸的情况下设置联接线。
61.图5和图6是例示了根据本公开的实施方式的存储器装置的表示的截面图。
62.图5是例示了单元区域cr的截面图，而图6是例示了行解码器区域xr的截面图。在图6中用虚线指示的组件是为了便于理解而例示的，而并非实际上设置在图6的截面上。
63.参照图5和图6，基板1可以包括从包括以下层的组中选择的至少一种：单晶硅层、soi(绝缘体上硅)、形成在硅锗(sige)层上的硅层、形成在介电层上的单晶硅层、以及形成在介电层上的多晶硅层。
64.逻辑结构2可以包括限定在基板1的由隔离层1a限定的有源区中的多个晶体管tr、多个底布线层um1至um3、以及多个接触件um1c至um3c。
65.晶体管tr可以包括限定在基板1上的栅极介电层gox、限定在栅极介电层gox上的栅极g、以及通过将杂质离子注入到栅极g两侧的有源区中而形成的结区。结区中的一个可以用作晶体管tr的源极区s，而另一个可以用作晶体管tr的漏极区d。晶体管tr可以配置行解码器、页缓冲器电路和外围电路中的任何一个。
66.可以在基板1上限定介电层21以覆盖晶体管tr。介电层21可以包括氧化硅，例如，hdp(高密度等离子体)氧化物或teos(正硅酸乙酯)氧化物。
67.多个底布线层um1至um3可以设置在介电层21中。例如，底布线层um1至um3可以包括第一底布线层um1、在第一底布线层um1上方的第二底布线层um2、以及在第二底布线层um2上方的第三底布线层um3。虽然图5和图6例示了三个底布线层um1至um3，但是要注意，本公开不限于此。底布线层的数量可以是四个或更多个。
68.可以在底布线层um1至um3中的每一个中设置多个布线图案。底布线层um1至um3的布线图案可以被配置为具有在形成存储器单元阵列的工艺期间在最高温度(以下，称为“工艺临界温度”)下不会表现出工艺失败(例如，小山丘)的特性。换句话说，作为用于底布线层um1至um3的布线图案的材料，可以使用在工艺临界温度下具有耐热特性的导电材料。例如，底布线层um1至um3的布线图案可以包括具有高于工艺临界温度的熔点的材料，诸如钨(w)。因为底布线层um1至um3的布线图案在形成存储器单元阵列之前形成，所以布线图案由具有高电阻率且具有高熔点的导电材料形成。
69.第二底布线层um2的布线图案可以包括多条第一局部线lwl1、多条全局线gwl和多条第一联接线cl1。第三底布线层um3的布线图案可以包括多个第一局部焊盘lp1和多条第二联接线cl2(未详细例示)。多条第一局部线lwl1、多条全局线gwl、多条第一联接线cl1和多个第一局部焊盘lp1可以设置在行解码器区域xr中。尽管未详细例示，但是多条第二联接线cl2可以在第一方向fd上横穿行解码器区域xr，并且多条第二联接线cl2中的每一条的端部可以设置在单元区域cr中。
70.接触件um1c可以被限定在第一底布线层um1和晶体管tr之间，并且可以联接第一底布线层um1的布线图案和晶体管tr。接触件um2c可以限定在第二底布线层um2和第一底布线层um1之间，并且可以联接第二底布线层um2的布线图案和第一底布线层um1的布线图案。接触件um3c可以被限定在第三底布线层um3和第二底布线层um2之间，并且可以联接第三底布线层um3的布线图案和第二底布线层um2的布线图案。
71.源极板3可以被配置为设置在单元区域cr的介电层21上并且暴露出行解码器区域xr的介电层21。源极板3可以形成为多晶硅层。与可以使用单晶硅层的基板1不同，源极板3可以在逻辑结构2的介电层21上形成为多晶硅层。
72.存储器结构4可以包括交替地层叠在源极板3上的多个电极层41和多个层间介电层42、穿过多个电极层41和多个层间介电层42的多个垂直沟道ch、多个顶布线层m1和m2、以及接触件m0c、m1c和m2c。
73.电极层41可以包括导电材料。例如，电极层41可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中选择的至少一种。在电极层41当中，从最下端电极层41开始的至少一个电极层41可以配置源极选择线ssl。在电极层41当中，从最上端电极层41开始的至少一个电极层41可以配置漏极选择线dsl。源极选择线ssl和漏极选择线dsl之间的电极层41可以配置字线wl。
74.垂直沟道ch中的每一个可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(b)之类的p型杂质。沟道层可以具有完全填充至其中心的柱的形状或实心圆柱体的形状。尽管未例示，但是沟道层可以具有其中心区域敞开的管的形状。在这种情况下，可以在沟道层的敞开的中心区域中形成掩埋介电层。栅极介电层可以具有围绕沟道层的外壁的茎管或圆柱形壳体的形状。尽管未例示，但是栅极
介电层可以包括从沟道层的外壁起依次层叠的隧道介电层、电荷储存层和阻挡层。栅极介电层可以具有其中氧化物层、氮化物层和氧化物层依次层叠的ono(氧化物-氮化物-氧化物)层叠结构。
75.源极选择晶体管可以形成在源极选择线ssl围绕垂直沟道ch的区或区域中。漏极选择晶体管可以形成在漏极选择线dsl围绕垂直沟道ch的区或区域中。存储器单元可以形成在字线wl围绕垂直沟道ch的区或区域中。
76.介电层43可以限定在逻辑结构2上以覆盖源极板3、交替层叠的多个电极层41和多个层间介电层42的顶表面和侧表面、以及多个垂直沟道ch的侧表面。在行解码器区域xr中，多个接触件m0c在垂直方向vd上穿过介电层43，并且可以分别联接到多个第一局部焊盘lp1和至少一条第二联接线cl2。
77.介电层44可以限定在介电层43上。多个顶布线层m1和m2可以设置在介电层44中。例如，顶布线层m1和m2可以包括第一顶布线层m1和在第一顶布线层m1上方的第二顶布线层m2。顶布线层m1和m2中的每一个可以包括多个布线图案。
78.顶布线层m1和m2的布线图案可以由电阻率比底布线层um1至um3的布线图案的电阻率更低的导电材料形成。例如，顶布线层m1和m2的布线图案可以包括铝(al)和铜(cu)中的至少一种。因为顶布线层m1和m2的布线图案是在形成存储器单元阵列之后形成的，所以它们可以由因其低熔点而导致在工艺临界温度下可能引起工艺失败并且具有低电阻率的材料形成。
79.接触件m1c可以限定在接触件m0c和垂直沟道ch上。第一顶布线层m1的布线图案可以包括位线bl、第二局部线lwl2和联接焊盘cp1。位线bl可以设置在单元区域cr中，在第二方向sd上延伸，并且在第一方向fd上布置。位线bl中的每一条可以通过接触件m1c联接到相应垂直沟道ch。
80.第二局部线lwl2和联接焊盘cp1可以设置在行解码器区域xr中。第二局部线lwl2和联接焊盘cp1中的每一个可以通过接触件m1c联接到相应的接触件m0c。
81.多个接触件m2c可以限定在第一顶布线层m1和第二顶布线层m2之间。多个接触件m2c中的每一个可以联接第一顶布线层m1的布线图案和第二顶布线层m2的相应布线图案。第二顶布线层m2可以包括第三联接线cl3。第三联接线cl3可以通过接触件m2c联接到联接焊盘cp1。
82.图7a至图7e是例示了根据本公开的实施方式的存储器装置的主要组件的表示的顶视图，并且例示了行解码器区域xr。
83.详细地，图7a是例示了行解码器的传输晶体管tr的顶视图；图7b是例示了传输晶体管tr和第二底布线层um2的顶视图；图7c是例示了第二底布线层um2、第三底布线层um3和接触件um3c的顶视图；图7d是例示了第三底布线层um3、第一顶布线层m1和接触件m0c的顶视图；以及图7e是例示了第一顶布线层m1、第二顶布线层m2和接触件m2c的顶视图。
84.参照图6和图7a，可以在基板1的行解码器区域xr中形成多个有源区act。在每个有源区act中，可以限定被掺杂为第一导电类型的一个漏极区d和两个源极区s、以及被掺杂为第二导电类型的位于漏极区d和源极区s之间的两个沟道区(未示出)。漏极区d可以设置在有源区act在第二方向sd上的中心部分处。两个源极区s可以分别设置在有源区act在第二方向sd上的两个端部处。沟道区中的每一个可以设置在漏极区d和相邻的源极区s之间。栅
极g可以形成在每个沟道区上方，并且栅极介电层gox介于栅极与沟道区之间。栅极g可以包括诸如多晶硅之类的导电材料。可以在每个有源区act中配置共享一个漏极区d的两个传输晶体管tr。共享一个漏极区d的两个传输晶体管tr可以分别联接到不同的存储块blk。不同有源区act中的联接到一个存储块blk的传输晶体管tr可以被设置成在第二方向sd上彼此相邻的两行。
85.尽管本实施方式例示了一个有源区act中的两个传输晶体管tr，但是要注意，本公开不限于此。例如，可以在一个有源区act中配置一个传输晶体管tr。
86.尽管本实施方式例示了联接到一个存储块blk的传输晶体管tr被设置成两行，但是要注意，本公开不限于此。例如，联接到一个存储块blk的传输晶体管tr可以设置成一行或至少三行。
87.参照图6和图7b，可以在行解码器区域xr的第二底布线层um2中设置多条第一局部线lwl1、多条全局线gwl和多条第一联接线cl1。
88.可以在第二底布线层um2中限定在第二方向sd上延伸并且在第一方向fd上以规则间隔布置的多个布线径迹t。多个布线径迹t可以是在设置第一局部线lwl1、全局线gwl和第一联接线cl1中用作参考的线。第一局部线lwl1、全局线gwl和第一联接线cl1可以与布线径迹t对准，并且第一局部线lwl1、全局线gwl和第一联接线cl1的每一者的中心线可以与相应的布线径迹t交叠。
89.全局线gwl可以在第二方向sd上延伸，并且可以在垂直方向vd上各自与相应的传输晶体管tr交叠。多条全局线gwl中的每一条可以通过接触件um2c(参见图6)、第一底布线层um1(参见图6)的布线图案和接触件um1c(参见图6)联接至相应的传输晶体管tr的漏极区d(参见图7a)。第二底布线层um2可以对应于在设置全局线中所使用的最上端布线层。尽管本实施方式例示了全局线设置在一个底布线层中，但是要注意，本公开不限于此。全局线可以设置在除第三底布线层um3之外的其余底布线层当中的至少一个中。
90.第一局部线lwl1可以在第二方向sd上延伸，并且可以在垂直方向vd上各自与相应的传输晶体管tr的源极区s交叠。多条第一局部线lwl1中的每一条可以通过接触件um2c(参见图6)、第一底布线层um1(参见图6)的布线图案和接触件um1c(参见图6)联接至相应的传输晶体管tr的源极区s(参见图6)。
91.多条第一局部线lwl1中的每一条可以设置在相应存储块blk在第二方向sd上的宽度内。对应于不同存储块blk的多条第一局部线lwl1可以设置在一条布线径迹t中。也就是说，对应于不同存储块blk的多条第一局部线lwl1可以共享一条布线径迹t。
92.在第二底布线层um2中，可以存在不用于设置全局线gwl和第一局部线lwl1的布线径迹t。图7b的区域ar可以对应于其中不用于设置全局线gwl和第一局部线lwl1的布线径迹t所位于的区域。区域ar的布线径迹t可以用于第一联接线cl1。
93.参照图6和图7c，可以在第三底布线层um3中设置多条第二联接线cl2和多个第一局部焊盘lp1。与一个存储块blk相对应的第一局部焊盘lp1可以在相应的存储块blk的宽度内设置成一行。多个第一局部焊盘lp1可以在第二方向sd上设置成与在第二方向sd上设置的多个存储块blk相对应的多个行。第一局部焊盘lp1可以通过接触件um3c(参见图6)联接到相应的第一局部线lwl1。
94.可以限定通过一行第一局部焊盘lp1分开的第一区zone1和第二区zone2。第一区
zone1和第二区zone2可以在第二方向sd上设置。尽管未例示，但是多个第一区zone1和多个第二区zone2可以在第二方向sd上交替地布置。
95.第二联接线cl2可以设置在第一区zone1和第二区zone2中，并且可以具有在第一方向fd上延伸的线形状。在第二方向sd上，设置在第一区zone1中的第二联接线cl2的宽度可以大于设置在第二区zone2中的第二联接线cl2的宽度。
96.由于第二联接线cl2的电阻分量，在通过第二联接线cl2传送信号的过程中，信号的幅度可能减小。第一区zone1的第二联接线cl2可以用于传输在信号幅度减小时引起存储器装置的功能错误的可能性高的信号，例如，电力信号和模拟信号。第二区zone2的第二联接线cl2可以用于传输即使信号幅度减小，引起存储器装置的功能错误的可能性低并且需要大量线的信号，例如，仅需区分逻辑高和逻辑低的逻辑信号。
97.因为第二底布线层um2是在设置全局线时所使用的最上端布线层，所以不必在第三底布线层um3中配置联接至全局线gwl的焊盘。因此，在第三底布线层um3中不存在联接至全局线gwl的焊盘。
98.与本实施方式不同，在第三底布线层中存在联接至全局线的焊盘的情况下，设置在第三底布线层中的焊盘数量增加，并且焊盘的行数增加。因此，第三底布线层中能够设置的第二联接线的数量可以减少。相反，根据本实施方式，在第三底布线层um3中不存在联接至全局线gwl的焊盘，因此可以减少设置在第三底布线层um3中的焊盘数量，并且可以减少焊盘的行数。因此，第三底布线层um3中能够设置的第二联接线的数量可以增加。
99.参照图6和图7d，可以在第一顶布线层m1中设置多条第二局部线lwl2和联接焊盘cp1。
100.第二局部线lwl2可以在第二方向sd上延伸，并且可以在垂直方向vd上各自与相应的第一局部焊盘lp1交叠。接触件m1c(参见图6)和接触件m0c可以在垂直方向vd上设置在第二局部线lwl2和相应的第一局部焊盘lp1之间的交叠区域处，从而可以将第二局部线lwl2和第一局部焊盘lp1联接。
101.联接焊盘cp1可以在垂直方向vd上与第一区zone1的第二联接线cl2中的一条交叠。接触件m1c(参见图6)和接触件m0c可以设置在联接焊盘cp1和第二联接线cl2之间的交叠区域处，从而可以将联接焊盘cp1和第二联接线cl2联接。
102.参照图6和图7e，可以在第二顶布线层m2中设置第三联接线cl3。第三联接线cl3可以在第二方向sd上延伸，并且可以在垂直方向vd上与联接焊盘cp1交叠。接触件m2c可以限定在第三联接线cl3和联接焊盘cp1之间的交叠区域处，并且第三联接线cl3可以通过接触件m2c联接到联接焊盘cp1。
103.第三联接线cl3可以通过接触件m2c、联接焊盘cp1、接触件m1c和接触件m0c联接到第一区zone1(参见图7d)的第二联接线cl2中的一个。
104.类似于第一区zone1(参见图7d)的第二联接线cl2(参见图7d)，第三联接线cl3可以用于传输在信号幅度减小时引起存储器装置的功能错误的可能性高的信号，例如，电力信号和模拟信号。如上所述，顶布线层m2由电阻率比底布线层um1至um3的电阻率更低的导电材料制成。通过使用第三联接线cl3来传输在信号电平降低时很可能引起存储器装置的功能错误的诸如电力信号和模拟信号之类的信号，从而可以抑制存储器装置出现功能错误。
105.在第一顶布线层m1和第二顶布线层m2中没有设置全局线。第一顶布线层m1和第二顶布线层m2可以被定义为禁止设置全局线的层。
106.依据存储器操作状态，可以在第二局部线lwl2上加载高电压。施加到第二局部线lwl2的高电压可以高于施加到第三联接线cl3的电压。
107.因为第二局部线lwl2和第三联接线cl3的电压驱动范围不同，所以存储器装置可能由于第二局部线lwl2和第三联接线cl3之间的联接而发生故障。根据本实施方式，因为禁止在第一顶布线层m1和第二顶布线层m2中设置全局线，所以可以减少用于设置第二局部线lwl2所需的顶布线层的数量。因此，可以禁止在设置有第三联接线cl3的第二顶布线层m2中设置局部线，并且可以禁止在设置有第二局部线lwl2的第一顶布线层m1中设置联接线。
108.因此，能够将第三联接线cl3和第二局部线lwl2设置在不同的顶布线层中。因此，可以减少联接线和局部线之间的联接，从而有助于抑制由于联接引起的存储器装置的故障。
109.图8示意性例示了包括根据本公开的实施方式的存储器装置的存储器系统的表示的框图。
110.参照图8，根据实施方式的存储器系统600可以包括非易失性存储器装置(nvm装置)610和存储器控制器620。
111.非易失性存储器装置(nvm装置)610可以由上述存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(nvm装置)610。通过组合非易失性存储器装置(nvm装置)610和存储器控制器620，可以提供存储卡或固态磁盘(ssd)。sram 621用作处理单元(cpu)622的工作存储器。主机接口(主机i/f)623包括与存储器系统600联接的主机的数据交换协议。
112.纠错码块(ecc)624检测并校正从非易失性存储器装置(nvm装置)610读取的数据中所包括的错误。
113.存储器接口(存储器i/f)625与本实施方式的非易失性存储器装置(nvm装置)610接口连接。处理单元(cpu)622执行用于存储器控制器620的数据交换的一般控制操作。
114.尽管附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以附加地设置有rom，该rom存储用于与主机接口的代码数据。非易失性存储器装置(nvm装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
115.如上所述，根据本实施方式的存储器系统600可以设置为发生错误的可能性低的高可靠性的储存介质。具体而言，本实施方式的非易失性存储器装置可以被包括在当前正在积极研究的诸如固态磁盘(ssd)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(快速外围组件互连)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小型磁盘接口)协议和ide(集成驱动电子器件)协议。
116.图9是示意性例示了包括根据本公开的实施方式的存储器装置的计算系统的表示的框图。
117.参照图9，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器
系统710、微处理器(cpu)720、ram 730、用户接口740和调制解调器750(诸如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(cis)、移动dram等。例如，存储器系统710可以配置使用非易失性存储器来存储数据的ssd(固态驱动器/磁盘)。此外，存储器系统710可以设置为融合闪存(例如，onenand闪存)。
118.尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书来解释，并且涵盖落入所附权利要求书的范围内的所有等同形式。
119.相关申请的交叉引用
120.本技术要求于2020年9月8日向韩国知识产权局提交的韩国专利申请no.10-2020-0114973的优先权，该申请通过引用全部并入本文中。

技术特征：
1.一种存储器装置，该存储器装置包括：基板，该基板限定有在第一方向上设置的第一单元区域和第二单元区域以及设置在所述第一单元区域和所述第二单元区域之间的行解码器区域；外围电路，该外围电路限定在所述基板的所述第一单元区域和所述第二单元区域中；多个传输晶体管，所述多个传输晶体管限定在所述基板的所述行解码器区域中；多个底布线层，所述多个底布线层设置在覆盖所述外围电路和所述多个传输晶体管的第一介电层中；存储器单元阵列，该存储器单元阵列限定在所述第一介电层上；第二介电层，该第二介电层限定在所述第一介电层上，该第二介电层覆盖所述存储器单元阵列；多个顶布线层，所述多个顶布线层设置在第三介电层中，所述第三介电层限定在所述第二介电层上；以及多条全局线，所述多条全局线设置在所述行解码器区域中，所述多条全局线向所述多个传输晶体管传送操作电压，其中，所述多条全局线仅设置在所述多个底布线层和所述多个顶布线层当中的底布线层中。2.根据权利要求1所述的存储器装置，其中，所述多条全局线设置在所述多个底布线层当中的非最顶端底布线层的底布线层中。3.根据权利要求2所述的存储器装置，其中，所述多个底布线层包括第一底布线层、在所述第一底布线层上方的第二底布线层、以及在所述第二底布线层上方的第三底布线层，所述第三底布线层是最顶端底布线层，所述多个顶布线层包括第一顶布线层和在所述第一顶布线层上方的第二顶布线层，并且所述多条全局线设置在所述第二底布线层中。4.根据权利要求3所述的存储器装置，该存储器装置还包括：多条局部线，所述多条局部线设置在所述行解码器区域中，并且被配置为向所述存储器单元阵列传送通过所述多个传输晶体管提供的所述操作电压，其中，所述多条局部线包括：多条第一局部线，所述多条第一局部线设置在所述第二底布线层中并分别电联接至所述多个传输晶体管；以及多条第二局部线，所述多条第二局部线设置在所述第一顶布线层中并分别电联接至所述多条第一局部线。5.根据权利要求4所述的存储器装置，该存储器装置还包括：多个第一局部焊盘，所述多个第一局部焊盘设置在所述第三底布线层的所述行解码器区域中，并通过多个第一接触件分别联接至所述第一局部线，其中，所述存储器单元阵列包括多个存储块，其中，所述多个传输晶体管被分组为分别与所述多个存储块相对应的多个传输晶体管组，并且
其中，与联接至所述多个传输晶体管组中的一个传输晶体管组中所包括的传输晶体管的第一局部线联接的第一局部焊盘在所述第一方向布置成一排。6.根据权利要求5所述的存储器装置，其中，所述第一单元区域和所述第二单元区域中的每一个包括在第二方向布置的多个外围区域，所述外围电路被划分多个外围区域，所述外围电路中所包括的元件通过多条联接线彼此电联接，并且所述多条联接线包括：多条第一联接线，所述多条第一联接线设置在所述第二底布线层的所述行解码器区域中，所述多条第一联接线在所述第二方向上延伸；多条第二联接线，所述多条第二联接线设置在所述第三底布线层中，所述多条第二联接线在所述第一方向上延伸；以及第三联接线，该第三联接线设置在所述第二顶布线层的所述行解码器区域中，该第三联接线在所述第二方向上延伸，其中，所述第二方向平行于所述基板的顶表面并且与所述第一方向交叉。7.根据权利要求6所述的存储器装置，其中，所述第二局部线设置在所述第一顶布线层中并且不设置在所述第二顶布线层中，并且所述第三联接线仅设置在所述第二顶布线层中并且不设置在所述第一顶布线层中。8.根据权利要求6所述的存储器装置，该存储器装置还包括：联接焊盘，该联接焊盘设置在所述第一顶布线层的所述行解码器区域中，该联接焊盘通过第二接触件联接至所述第三联接线；以及第三接触件，该第三接触件穿过所述第二介电层并且将所述联接焊盘和所述多条第二联接线中的一条联接。9.根据权利要求8所述的存储器装置，其中，所述多条第二联接线包括：第一组第二联接线，该第一组第二联接线具有第一宽度；以及第二组第二联接线，该第二组第二联接线具有小于所述第一宽度的第二宽度，其中，所述第三接触件将所述联接焊盘和所述第一组第二联接线中的一条联接。10.根据权利要求9所述的存储器装置，其中，所述第三底布线层包括通过在所述第一方向上设置的一行所述第一局部焊盘划分的第一区和第二区，并且所述第一组第二联接线设置在所述第一区中，而所述第二组第二联接线设置在所述第二区中。11.根据权利要求9所述的存储器装置，其中，所述第一组第二联接线包括电力信号线和模拟信号线，并且所述第二组第二联接线包括逻辑信号线。12.一种存储器装置，该存储器装置包括：基板，该基板限定有在第一方向上设置的第一平面区域和第二平面区域，并且所述第一平面区域和所述第二平面区域中的每一个包括单元区域和在所述第一方向上与所述单元区域相邻的行解码器区域；多个传输晶体管，所述多个传输晶体管限定在所述基板的所述第一平面区域和所述第
二平面区域的所述行解码器区域中；外围电路，该外围电路限定在所述基板的所述第一平面区域和所述第二平面区域的所述单元区域中；多个底布线层，所述多个底布线层设置在覆盖所述传输晶体管和所述外围电路的第一介电层中；第一平面的存储器单元阵列和第二平面的存储器单元阵列，该第一平面的存储器单元阵列设置在所述第一介电层上并设置在所述第一平面区域的所述单元区域中，该第二平面的存储器单元阵列设置在所述第一介电层上并且设置在所述第二平面区域的所述单元区域中；第二介电层，该第二介电层限定在所述第一介电层上并覆盖所述存储器单元阵列；多个顶布线层，所述多个顶布线层设置在第三介电层中，所述第三介电层限定在所述第二介电层上；以及多条全局线，所述多条全局线设置在所述第一平面区域和所述第二平面区域的所述行解码器区域中，并且被配置为向所述多个传输晶体管传送操作电压，其中，所述多条全局线仅设置在所述多个底布线层和所述多个顶布线层当中的至少一个底布线层中。13.根据权利要求12所述的存储器装置，其中，所述多条全局线设置在所述多个底布线层当中的除了最上端底布线层以外的至少一个底布线层中。14.根据权利要求13所述的存储器装置，其中，所述多个底布线层包括第一底布线层、在所述第一底布线层上方的第二底布线层、以及在所述第二底布线层上方的第三底布线层，所述第三底布线层是最顶端底布线层，所述多个顶布线层包括第一顶布线层和在所述第一顶布线层上方的第二顶布线层，并且所述多条全局线设置在所述第二底布线层中。15.根据权利要求14所述的存储器装置，该存储器装置还包括：多条局部线，所述多条局部线设置在所述第一平面区域和所述第二平面区域的所述行解码器区域中，并且被配置为向所述存储器单元阵列传送通过所述多个传输晶体管提供的所述操作电压，其中，所述多条局部线包括：多条第一局部线，所述多条第一局部线设置在所述第二底布线层中并且分别电联接至所述多个传输晶体管；以及多条第二局部线，所述多条第二局部线设置在所述第一顶布线层中并且分别电联接至所述多条第一局部线。16.根据权利要求15所述的存储器装置，该存储器装置还包括：多个第一局部焊盘，所述多个第一局部焊盘设置在所述第三底布线层的所述行解码器区域中并通过多个第一接触件分别联接至所述第一局部线，其中，所述存储器单元阵列中的每一个包括多个存储块，其中，所述多个传输晶体管被分组为分别与所述多个存储块相对应的多个传输晶体管
组，并且其中，在所述多个第一局部焊盘当中，与联接至所述多个传输晶体管组中的一个传输晶体管组中所包括的传输晶体管的第一局部线联接的第一局部焊盘在所述第一方向设置成一排。17.根据权利要求16所述的存储器装置，其中，所述第一平面区域和所述第二平面区域的每个所述单元区域包括在第二方向上布置的多个外围区域，该第二方向与所述基板的顶表面平行并与所述第一方向交叉，所述外围电路设置在所述多个外围区域中，所述外围电路中所包括的元件通过多条联接线彼此电联接，并且所述多条联接线包括：多条第一联接线，所述多条第一联接线设置在所述第二底布线层的所述行解码器区域中并在所述第二方向上延伸；多条第二联接线，所述多条第二联接线设置在所述第三底布线层中并在所述第一方向上延伸；以及第三联接线，该第三联接线设置在所述第二顶布线层的所述行解码器区域中并在所述第二方向上延伸。18.根据权利要求17所述的存储器装置，该存储器装置还包括：联接焊盘，该联接焊盘设置在所述第一顶布线层的所述行解码器区域中，并且通过第二接触件联接至所述第三联接线；以及第三接触件，该第三接触件穿过所述第二介电层并将所述联接焊盘和所述多条第二联接线中的一条联接。19.根据权利要求18所述的存储器装置，其中，所述多条第二联接线包括：第一组第二联接线，该第一组第二联接线具有第一宽度；以及第二组第二联接线，该第二组第二联接线具有小于所述第一宽度的第二宽度，其中，所述第三接触件将所述联接焊盘和所述第一组第二联接线中的一条联接，并且其中，所述第一组第二联接线包括电力信号线和模拟信号线，并且所述第二组第二联接线包括逻辑信号线。20.根据权利要求19所述的存储器装置，其中，所述第三底布线层包括通过在所述第一方向上设置的一行所述第一局部焊盘划分的第一区和第二区，并且所述第一组第二联接线设置在所述第一区中，而所述第二组第二联接线设置在所述第二区中。

技术总结
本申请涉及包括行解码器的存储器装置。一种存储器装置包括：基板，其限定有第一单元区域和第二单元区域以及在第一单元区域和第二单元区域之间的行解码器区域；外围电路，其限定在基板的第一单元区域和第二单元区域中；传输晶体管，其限定在基板的行解码器区域中；底布线层，其设置在覆盖外围电路和传输晶体管的第一介电层中；存储器单元阵列，其限定在第一介电层上；第二介电层，其限定在第一介电层上并覆盖存储器单元阵列；顶布线层，其设置在限定在第二介电层上的第三介电层中；以及全局线，其设置在行解码器区域中并且被配置为向传输晶体管传送操作电压，其中，全局线仅设置在底布线层和顶布线层当中的至少一个底布线层中。中。中。


技术研发人员：金镇浩 金映奇 成象铉 吴星来 田炳现
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2021.03.29
技术公布日：2022/3/8