三维半导体存储器装置的制作方法

1.各个实施方式总体上涉及半导体技术，并且更具体地，涉及三维半导体存储器装置。


背景技术：

2.已经通过使用精细图案化工艺开发出具有二维或平面结构的半导体存储器装置，以在相同区域中存储更多数据。然而，随着由于对高集成度的需求而导致电路的线宽变窄，存储器单元之间的干扰变得严重，从而引起诸如性能劣化之类的各种限制。当然，除了这种结构上的限制外，还存在的问题在于因为需要引入昂贵的设备来图案化精细的线宽，所以不可避免地增加了制造成本。
3.作为克服二维半导体存储器装置的这种限制的替代方案，已经提出了三维半导体存储器装置。三维半导体存储器装置的优点在于：通过在垂直方向上层叠存储器单元来增加层叠数量，可以在相同区域内实现更大的容量，从而提供高性能和出色的功率效率。


技术实现要素：

4.各种实施方式涉及具有改善的集成度和性能的三维半导体存储器装置。
5.在一个实施方式中，一种三维半导体存储器装置可以包括：单元晶圆，该单元晶圆包括源极板、多条第一字线和多条第二字线，多条第一字线沿着在垂直方向上从源极板的底表面突出的多个第一垂直沟道彼此间隔开地层叠，多条第二字线沿着在垂直方向上从源极板的顶表面突出的多个第二垂直沟道彼此间隔开地层叠；第一外围晶圆，该第一外围晶圆接合到单元晶圆的底表面，并且包括第一行解码器单元，该第一行解码器单元向多条第一字线传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到单元晶圆的顶表面，并且包括第二行解码器单元，该第二行解码器单元向多条第二字线传送操作电压。
6.在一个实施方式中，一种三维半导体存储器装置可以包括：单元晶圆，该单元晶圆包括源极板、第一存储块和第二存储块，该第一存储块包括从源极板的底表面起在垂直方向上延伸的多个第一单元串，该第二存储块包括从源极板的顶表面起在垂直方向上延伸的多个第二单元串；第一外围晶圆，该第一外围晶圆接合到单元晶圆的底表面，并且包括第一行解码器单元，第一行解码器单元向第一存储块传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到单元晶圆的顶表面，并且包括第二行解码器单元，第二行解码器单元向第二存储块传送操作电压。第一存储块和第二存储块可以被配置为彼此独立地被擦除。
7.在一个实施方式中，一种三维半导体存储器装置可以包括：单元晶圆，该单元晶圆包括源极板、设置在源极板下方的第一子存储器单元阵列、以及设置在源极板上方的第二子存储器单元阵列；第一外围晶圆，该第一外围晶圆接合到单元晶圆的底表面，并且包括第一逻辑电路单元，第一逻辑电路单元向第一子存储器单元阵列传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到单元晶圆的顶表面，并且包括第二逻辑电路单元，第二逻辑电路单元向第二子存储器单元阵列传送操作电压。
附图说明
8.图1是示意性地例示了根据本公开的实施方式的半导体存储器装置的表示的框图。
9.图2是例示了根据本公开的实施方式的半导体存储器装置的表示的示意性截面图。
10.图3是例示了根据本公开的实施方式的半导体存储器装置的示意性布局的表示的图。
11.图4是例示了图3所示的半导体存储器装置的表示的截面图。
12.图5是例示了根据本公开的另一实施方式的半导体存储器装置的示意性布局的表示的图。
13.图6是例示了图5所示的半导体存储器装置的表示的截面图。
14.图7是例示了根据本公开的实施方式的半导体存储器装置的第一子存储器单元阵列和第二子存储器单元阵列的结构的表示的截面图。
15.图8是辅助进行与本公开相关的垂直沟道的结构和根据本公开的实施方式的垂直沟道的结构之间的比较的图的表示。
16.图9是示意性例示了包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
17.图10是示意性地例示了包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
具体实施方式
18.从以下并参照附图描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可以以各种不同方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
19.因为在描述本公开的实施方式的附图中所给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所示出的内容。贯穿说明书，相似的附图标记指代相似的组件。在描述本公开时，当确定相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包念”等不应解释为限于其后列出的手段，除非另外明确提出。当提及单数名词时使用不定冠词或定冠词(例如，“一(个)”、“一种”或“该”)时，除非另外明确提出，否则该冠词可以包括该名词的复数形式。
20.在解释本公开的实施方式中的元件时，即使在没有明确提及的情况下，也应将它们解释为包括误差容限。
21.另外，在描述本公开的组件时，可以使用诸如第一、第二、a、b、(a)和(b)之类的术语。这些术语仅是为了将一个组件与另一组件区开分，而并不限制组件的物质、顺序、次序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
22.如果组件被描述为“连接”、“联接”或“链接”至另一组件，则可以表示该组件不仅直接“连接”、“联接”或“链接”，而且可经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，例如“元件b上的元件a”、“元件b上方的元件a”、“元件b下方的元件a”以及“元件b旁边的元件a”等，除非明确使用术语“直接”或“紧接着”，否则可以在元件a和b之间设置一个或更多个其它元件。
23.本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作也是可行的。可以单独地或组合地实践各种示例性实施方式。
24.在下文中，将参照附图详细描述本公开的实施方式的各种示例。
25.图1是示意性地例示了根据本公开的实施方式的半导体存储器装置的表示的框图。
26.参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(x-dec)121、页缓冲器电路122和外围电路(peri电路)123。
27.存储器单元阵列110可以包括第一子存储器单元阵列110a和第二子存储器单元阵列110b。第一子存储器单元阵列110a和第二子存储器单元阵列110b中的每一个可以包括多个存储块blk。
28.存储块blk可以包括多个存储器单元。例如，存储器单元可以是非易失性存储器单元，并且更详细地，存储器单元可以是基于电荷撷取器件的非易失性存储器单元。
29.第一子存储器单元阵列110a的每个存储块blk可以通过多条第一字线wl1联接到行解码器121。第二子存储器单元阵列110b的每个存储块blk可以通过多条第二字线wl2联接到行解码器121。
30.行解码器121可以响应于从外围电路123提供的行地址x_a，从第一子存储器单元阵列110a中包括的存储块blk和第二子存储器单元阵列110b中包括的存储块blk中选择任何一个存储块。
31.行解码器121可以包括第一行解码器单元121a和第二行解码器单元121b，第一行解码器单元121a通过多条第一字线wl1联接到第一子存储器单元阵列110a，第二行解码器单元121b通过多条第二字线wl2联接到第二子存储器单元阵列110b。
32.第一行解码器单元121a可以将从外围电路123提供的操作电压x_v传送到与从第一子存储器单元阵列110a中包括的存储块blk当中选择的存储块blk联接的第一字线wl1。第二行解码器单元121b可以将从外围电路123提供的操作电压x_v传送到与从第二子存储器单元阵列110b中包括的存储块blk当中选择的存储块blk联接的第二字线wl2。尽管未示出，但是为了传送操作电压x_v，第一行解码器单元121a和第二行解码器单元121b中的每一个可以包括多个传输晶体管。
33.页缓冲器电路122可以包括通过多条位线bl联接到存储器单元阵列110的多个页缓冲器pb。
34.页缓冲器pb可以从外围电路123接收页缓冲器控制信号pb_c，并且可以向外围电路123发送数据信号data以及从外围电路123接收数据信号data。页缓冲器pb可以响应于页缓冲器控制信号pb_c而控制位线bl。例如，页缓冲器pb可以通过响应于页缓冲器控制信号pb_c而感测位线bl的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且
可以依据检测到的数据向外围电路123发送数据信号data。页缓冲器pb可以响应于页缓冲器控制信号pb_c，基于从外围电路123接收的数据信号data向位线bl施加信号，从而可以向存储器单元阵列110的存储器单元写入数据。页缓冲器pb可以向联接至激活字线的存储器单元写入数据或从联接至激活字线的存储器单元读取数据。
35.外围电路123可以从半导体存储器装置100外部的装置(例如，存储器控制器)接收命令信号cmd、地址信号add和控制信号ctrl，并且可以向半导体存储器装置100外部的装置发送数据data以及从其接收数据data。外围电路123可以基于命令信号cmd、地址信号add和控制信号ctrl输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如，行地址x_a、页缓冲器控制信号pb_c等。外围电路123可以生成半导体存储器装置100中所需的包括操作电压x_v的各种电压。
36.随着其中安装有半导体存储器装置100的电子产品(特别是移动产品)的尺寸减小，不断地要求减小半导体存储器装置100的尺寸。随着由于对高容量的需求而导致字线的层叠数量增加，行解码器121中包括的传输晶体管的数量不断增加，因此，行解码器121的占用面积增加。由于这个原因，难以将半导体存储器装置100制造成小尺寸。
37.本公开的实施方式可以提出能够抑制半导体存储器装置100的尺寸增加并且提高集成度的措施。
38.以下，在附图中，将从基板的顶表面垂直突出的方向定义为垂直方向vd，并且将平行于基板的顶表面并且彼此交叉的两个方向分别定义为第一方向fd和第二方向sd。例如，第一方向fd可以对应于字线的延伸方向或/和位线的布置方向，而第二方向sd可以对应于位线的延伸方向或/和字线的布置方向。第一方向fd和第二方向sd可以基本上彼此垂直地交叉。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
39.图2是例示了根据本公开的实施方式的半导体存储器装置的表示的示意性截面图。
40.参照图2，根据本公开的实施方式的半导体存储器装置100可以包括单元晶圆cw以及通过诸如混合接合的接合技术接合到单元晶圆cw的底表面和顶表面的第一外围晶圆pw1和第二外围晶圆pw2。
41.半导体存储器装置100可以是非单片三维存储器装置。术语非单片是指构成半导体存储器装置100的单元晶圆cw、第一外围晶圆pw1和第二外围晶圆pw2在不同的基板上被分别制造，然后通过接合技术彼此联接。
42.为了便于理解，图2、图3和图5例示了单元晶圆cw的底表面和第一外围晶圆pw1的顶表面彼此分开，并且单元晶圆cw的顶表面和第二外围晶圆pw2的底表面彼此分开。然而，应该理解的是，单元晶圆cw的底表面和第一外围晶圆pw1的顶表面彼此接触，并且单元晶圆cw的顶表面和第二外围晶圆pw2的底表面彼此接触。
43.第一子存储器单元阵列110a可以设置在单元晶圆cw的源极板10的底表面上，而第二子存储器单元阵列110b可以设置在单元晶圆cw的源极板10的顶表面上。单元晶圆cw可以是包括设置在源极板10的两个表面上的第一子存储器单元阵列110a和第二子存储器单元阵列110b的双面存储器。
44.逻辑电路120可以被划分为第一逻辑电路单元120a和第二逻辑电路单元120b，第一逻辑电路单元120a和第二逻辑电路单元120b可以分别设置在第一外围晶圆pw1和第二外
围晶圆pw2中。
45.图3是例示了根据本公开的实施方式的半导体存储器装置的示意性布局的表示的图。
46.参照图3，可以在第一方向fd上限定单元区域cr和减薄区域sr。
47.第一子存储器单元阵列110a和第二子存储器单元阵列110b可以设置在单元晶圆cw的单元区域cr中，以在垂直方向vd上彼此交叠。
48.联接到第一子存储器单元阵列110a的多条第一字线wl1和多条第一位线bl1可以设置在单元晶圆cw的第一子存储器单元阵列110a所在的一侧上。多条第一字线wl1可以在第一方向fd上延伸并且在第二方向sd上布置，并且多条第一位线bl1可以在第二方向sd上延伸并且在第一方向fd上布置。
49.联接到第二子存储器单元阵列110b的多条第二字线wl2和多条第二位线bl2可以设置在单元晶圆cw的第二子存储器单元阵列110b所在的另一侧上。多条第二字线wl2可以在第一方向fd上延伸并且在第二方向sd上布置，并且多条第二位线bl2可以在第二方向sd上延伸并且在第一方向fd上布置。
50.第一行解码器单元(x-dec单元1)121a可以设置在第一外围晶圆pw1的减薄区域sr中。为了减小从第一行解码器单元121a提供给第一字线wl1的信号的延迟，第一行解码器单元121a可以设置成具有在作为第一字线wl1的布置方向的第二方向sd上延伸的形状，并且可以在第二方向sd上具有与第一子存储器单元阵列110a基本相同或相似的长度。
51.第二行解码器单元(x-dec单元2)121b可以设置在第二外围晶圆pw2的减薄区域sr中，并且可以在垂直方向vd上与第一行解码器单元121a交叠。
52.类似于第一行解码器单元121a，第二行解码器单元121b可以设置为具有在作为第二字线wl2的布置方向的第二方向sd上延伸的形状，并且可以在第二方向sd上具有与第二子存储器单元阵列110b基本相同或相似的长度。
53.页缓冲器电路122可以包括第一页缓冲器电路单元(pb电路单元1)122a和第二页缓冲器电路单元(pb电路单元2)122b。
54.第一页缓冲器电路单元122a可以设置在第一外围晶圆pw1的单元区域cr中，并且可以包括分别联接到多条第一位线bl1的多个页缓冲器(未示出)。为了减小从第一页缓冲器电路单元122a施加到第一位线bl1的信号或在第一页缓冲器电路单元122a中从第一位线bl1接收的信号的延迟，第一页缓冲器电路单元122a可以设置为具有在作为第一位线bl1的布置方向的第一方向fd上延伸的形状，并且可以在第一方向fd上具有与第一子存储器单元阵列110a基本相同或相似的长度。
55.第二页缓冲器电路单元122b可以设置在第二外围晶圆pw2的单元区域cr中，并且可以在垂直方向vd上与第一页缓冲器电路单元122a交叠。第二页缓冲器电路单元122b可以包括分别联接到多条第二位线bl2的多个页缓冲器(未示出)。
56.类似于第一页缓冲器电路单元122a，第二页缓冲器电路单元122b可以设置成具有在作为第二位线bl2的布置方向的第一方向fd上延伸的形状，并且可以在第一方向fd上具有与第二子存储器单元阵列110b基本相同或相似的长度。
57.尽管未示出，但是外围电路(图1的123)可以设置在第一外围晶圆pw1和/或第二外围晶圆pw2中。例如，外围电路可以设置在第一外围晶圆pw1中的没有设置第一行解码器单
元121a和第一页缓冲器电路单元122a的区域中以及第二外围晶圆pw2中的没有设置第二行解码器单元121b和第二页缓冲器电路单元122b的区域中。
58.设置在第一外围晶圆pw1中的第一行解码器单元121a、第一页缓冲器电路单元122a和外围电路的一部分(未示出)可以构成第一逻辑电路单元(图2的120a)。设置在第二外围晶圆pw2中的第二行解码器单元121b、第二页缓冲器电路单元122b和外围电路的另一部分(未示出)可以构成第二逻辑电路单元(图2的120b)。
59.多个外部联接焊盘pad可以在第二外围晶圆pw2的一个边缘处设置成一排。通过多个外部联接焊盘pad，半导体存储器装置100可以从诸如例如存储器控制器之类的外部装置接收电信号(例如，命令信号、地址信号和控制信号)，并且可以与外部装置交换数据。可以通过至少一个外部联接焊盘pad从外部向半导体存储器装置100提供电源电压。
60.图4是例示了图3所示的半导体存储器装置的表示的截面图。
61.参照图4，源极板10可以包括半导体材料，例如，硅(si)、锗(ge)、硅锗(sige)或砷化镓(gaas)。
62.第一子存储器单元阵列110a可以包括从源极板10的底表面沿垂直方向vd突出的多个第一垂直沟道cha、以及在源极板10的底表面上并沿着多个第一垂直沟道cha交替地层叠的多个第一电极层20a和多个第一层间介电层22a。
63.第一电极层20a可以包括导电材料。例如，第一电极层20a可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中选择的至少一种。第一层间介电层22a可以包括氧化硅。
64.在第一电极层20a当中，从最上端的第一电极层20a开始的至少一个第一电极层20a可以配置源极选择线。在第一电极层20a当中，从最下端的第一电极层20a开始的至少一个第一电极层20a可以配置漏极选择线。源极选择线和漏极选择线之间的第一电极层20a可以配置第一字线。
65.尽管未详细示出，但是第一垂直沟道cha中的每一个可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(b)之类的p型杂质。栅极介电层可以具有围绕沟道层的外壁的形状。栅极介电层可以包括从沟道层的外壁起依次层叠的隧道介电层、电荷储存层和阻挡层。在一些实施方式中，栅极介电层可以具有其中氧化物层、氮化物层和氧化物层依次层叠的ono(氧化物-氮化物-氧化物)层叠结构。
66.源极选择晶体管可以配置在源极选择线围绕第一垂直沟道cha的区或区域中。存储器单元可以配置在第一字线围绕第一垂直沟道cha的区或区域中。漏极选择晶体管可以配置在漏极选择线围绕第一垂直沟道cha的区或区域中。
67.在垂直方向vd上沿着一个第一垂直沟道cha设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可以配置一个第一单元串cstr1。第一子存储器单元阵列110a可以包括与多个第一垂直沟道cha相对应的多个第一单元串cstr1。
68.多条第一位线bl1可以设置在第一垂直沟道cha下方。第一位线bl1中的每一条可以通过接触件联接到相应的第一垂直沟道cha。
69.介电层ild1可以被限定在源极板10的底表面上，以覆盖多个第一电极层20a、多个第一层间介电层22a、多个第一垂直沟道cha和多条第一位线bl1。介电层ild1的底表面可以构成单元晶圆cw的接合至第一外围晶圆pw1的底表面。单元晶圆cw可以在其底表面上包括
联接到多个第一电极层20a和多条第一位线bl1的多个第一接合焊盘bp1。
70.为了图示简单起见，图4仅例示了多个第一接合焊盘bp1中的联接至一些第一电极层20a和一些第一位线bl1的一些第一接合焊盘bp1。然而，应当理解，多个第一接合焊盘bp1分别联接到多个第一电极层20a和多条第一位线bl1。
71.类似于第一子存储器单元阵列110a，第二子存储器单元阵列110b可以包括从源极板10的顶表面起在垂直方向vd上突出的多个第二垂直沟道chb、以及在源极板10的顶表面上并沿着多个第二垂直沟道chb交替地层叠的多个第二电极层20b和多个第二层间介电层22b。例如，第二子存储器单元阵列110b可以具有第一子存储器单元阵列110a的结构相对于源极板10的对称镜像的结构。
72.在第二电极层20b当中，从最下端的第二电极层20b开始的至少一个第二电极层20b可以配置源极选择线。在第二电极层20b当中，从最上端的第二电极层20b开始的至少一个第二电极层20b可以配置漏极选择线。源极选择线和漏极选择线之间的第二电极层20b可以配置第二字线。
73.源极选择晶体管可以配置在源极选择线围绕第二垂直沟道chb的区或区域中。存储器单元可以配置在第二字线围绕第二垂直沟道chb的区或区域中。漏极选择晶体管可以配置在漏极选择线围绕第二垂直沟道chb的区或区域中。
74.在垂直方向vd上沿着一个第二垂直沟道chb设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可以配置一个第二单元串cstr2。第二子存储器单元阵列110b可以包括与多个第二垂直沟道chb相对应的多个第二单元串cstr2。
75.多条第二位线bl2可以设置在第二垂直沟道chb上方。第二位线bl2中的每一条可以通过接触件联接到相应的第二垂直沟道chb。
76.介电层ild2可以被限定在源极板10的顶表面上，以覆盖多个第二电极层20b、多个第二层间介电层22b、多个第二垂直沟道chb和多条第二位线bl2。介电层ild2的顶表面可以构成单元晶圆cw的接合到第二外围晶圆pw2的顶表面。单元晶圆cw可以在其顶表面上包括联接到多个第二电极层20b和多条第二位线bl2的多个第二接合焊盘bp2。为了图示简单起见，图4仅例示了多个第二接合焊盘bp2中的联接到一些第二电极层20b和一些第二位线bl2的一些第二接合焊盘bp2。然而，应当理解，多个第二接合焊盘bp2分别联接到多个第二电极层20b和多条第二位线bl2。
77.第一外围晶圆pw1可以包括基板30和限定在基板30上的第一逻辑电路单元120a，并且第二外围晶圆pw2可以包括基板40和限定在基板40下方的第二逻辑电路单元120b。可以使用cmos(互补金属氧化物半导体)技术来制造第一逻辑电路单元120a和第二逻辑电路单元120b。
78.介电层ild3可以被限定在第一外围晶圆pw1的基板30的顶表面上，以覆盖第一逻辑电路单元120a。介电层ild3的顶表面可以构成第一外围晶圆pw1的接合到单元晶圆cw的顶表面。第一外围晶圆pw1可以在其顶表面上包括联接至第一逻辑电路单元120a的多个第三接合焊盘bp3。第一子存储器单元阵列110a和第一逻辑电路单元120a可以通过多个第三接合焊盘bp3分别接合到多个第一接合焊盘bp1来电联接。
79.介电层ild4可以被限定在第二外围晶圆pw2的基板40的底表面上，以覆盖第二逻辑电路单元120b。介电层ild4的底表面可以构成第二外围晶圆pw2的接合到单元晶圆cw的
底表面。第二外围晶圆pw2可以在其底表面上包括联接到第二逻辑电路单元120b的多个第四接合焊盘bp4。第二子存储器单元阵列110b和第二逻辑电路单元120b可以通过多个第四接合焊盘bp4分别接合到多个第二接合焊盘bp2来电联接。
80.如以上参照图1至图3所描述的，与第一子存储器单元阵列110a的第一字线wl1联接的第一行解码器单元121a设置在第一外围晶圆pw1中，并且与第二子存储器单元阵列110b的第二字线wl2联接的第二行解码器单元121b设置在第二外围晶圆pw2中。因此，在单元晶圆cw与第一外围晶圆pw1之间的接合表面处设置有联接第一字线wl1和第一行解码器单元121a(参见图3)的接合焊盘，并且在单元晶圆cw与第二外围晶圆pw2之间的接合表面处设置有联接第二字线wl2和第二行解码器单元121b(参见图3)的接合焊盘。也就是说，联接字线wl1和wl2与行解码器121(参见图3)的接合焊盘分布在单元晶圆cw共有的两个分开的顶接合表面和底接合表面上方。因此，相比于联接字线wl1和wl2与行解码器121的接合焊盘全部设置在一个接合表面上的情况，在本文公开的实施方式中，设置在每个接合表面上的接合焊盘的数量减少，因此，可以增加每个焊盘的尺寸。结果，可以增加晶圆接合期间的对准裕度，这抑制或减少了焊盘接合失败的发生。
81.再次参照图4，外部联接焊盘pad可以设置在第二外围晶圆pw2的基板40的顶表面上。尽管未示出，但是可以在基板40的顶表面上附加地形成用于使外部联接焊盘pad和基板40绝缘的介电层。外部联接焊盘pad可以联接到第一逻辑电路单元120a和第二逻辑电路单元120b中的至少一个。
82.为了便于外部联接焊盘pad与第一逻辑电路单元120a之间的电联接，第一外围晶圆pw1和第二外围晶圆pw2以及单元晶圆cw中的每一个可以具有垂直联接结构。
83.第一外围晶圆pw1的垂直联接结构可以包括可在垂直方向vd上设置的多个接触件cnt1和cnt2、布线w1和接合焊盘bp3
′
。例如，接合焊盘bp3
′
可以设置在第一外围晶圆pw1的顶表面上，并且多个接触件cnt1和cnt2以及布线w1可以在垂直方向vd上穿过介电层ild3设置，以联接接合焊盘bp3
′
和第一逻辑电路单元120a。
84.单元晶圆cw的垂直联接结构可以包括在垂直方向vd上设置的多个接触件cnt3至cnt7、多条布线w2和w3以及接合焊盘bp1
′
和bp2
′
。例如，接合焊盘bp1
′
和接合焊盘bp2
′
可以分别设置在单元晶圆cw的底表面和顶表面上，而多个接触件cnt3至cnt7以及多条布线w2和w3可以在垂直方向vd上穿过介电层ild1、源极板10和介电层ild2设置，以联接接合焊盘bp1
′
和接合焊盘bp2
′
。
85.第二外围晶圆pw2的垂直联接结构可以包括在垂直方向vd上设置的多个接触件cnt8至cnt10、布线w4和接合焊盘bp4
′
。例如，接合焊盘bp4
′
可以设置在第二外围晶圆pw2的底表面上，并且多个接触件cnt8至cnt10和布线w4可以在垂直方向vd上穿过介电层ild4和基板40设置，以联接接合焊盘bp4
′
与外部联接焊盘pad。
86.由于第一外围晶圆pw1的接合焊盘bp3
′
和单元晶圆cw的接合焊盘bp1
′
彼此接合，并且单元晶圆cw的接合焊盘bp2
′
和第二外围晶圆pw2的接合焊盘bp4
′
彼此接合，所以可以配置联接第一逻辑电路单元120a和外部联接焊盘pad的电路径。
87.图5是例示了根据本公开的另一实施方式的半导体存储器装置的示意性布局的表示的图。
88.参照图5，页缓冲器电路(pb电路)122可以设置在第二外围晶圆pw2的单元区域cr
中。在本实施方式中，页缓冲器电路122中包括的每个页缓冲器可以共同联接到多条第一位线bl1中的一条以及多条第二位线bl2中的一条。
89.页缓冲器电路122可以设置为具有在作为第一位线bl1和第二位线bl2的布置方向的第一方向fd上延伸的形状，并且可以在第一方向fd上具有与第一子存储器单元阵列110a和第二子存储器单元阵列110b基本相同或相似的长度。
90.尽管未示出，但是外围电路(图1的123)可以设置在第一外围晶圆pw1中和/或第二外围晶圆pw2中。例如，外围电路可以设置在第一外围晶圆pw1中的没有设置第一行解码器单元(x-dec单元1)121a的区域中以及第二外围晶圆pw2中的没有设置第二行解码器单元(x-dec单元)121b和页缓冲器电路(pb电路)122的区域中。
91.第一行解码器单元(x-dec单元1)121a可以设置在第一外围晶圆pw1的减薄区域sr中。设置在第一外围晶圆pw1中的第一行解码器单元121a和外围电路的一部分(未示出)可以构成第一逻辑电路单元(图2的120a)。第二行解码器单元(x-dec单元2)121b可以设置在第二外围晶圆pw2的减薄区域sr中。设置在第二外围晶圆pw2中的第二行解码器单元121b、页缓冲器电路122和外围电路的另一部分(未示出)可以构成第二逻辑电路单元(图2的120b)。
92.图6是例示了图5所示的半导体存储器装置的表示的截面图。
93.参照图6，与图3和图4所示的半导体存储器装置相比，单元晶圆cw可以包括联接多条第一位线bl1和多条第二位线bl2的多条垂直布线tsv。多条第一位线bl1和多条第二位线bl2可以在一对一的基础上彼此对应。彼此对应的第一位线bl1和第二位线bl2可以设置为在垂直方向vd上彼此交叠。垂直布线tsv可以在垂直方向vd上延伸，并且可以联接彼此对应的第一位线bl1和第二位线bl2。
94.例如，垂直布线tsv可以在垂直方向vd上穿过多个第一电极层20a、多个第一层间介电层22a、源极板10、多个第二电极层20b和多个第二层间介电层22b。尽管未示出，但是围绕垂直布线tsv的外侧壁的介电层可以形成为将垂直布线tsv与多个第一电极层20a、源极板10和多个第二电极层20b隔离。
95.根据本实施方式，第一子存储器单元阵列110a和第二子存储器单元阵列110b共享页缓冲器，因此减少了页缓冲器的数量和页缓冲器电路的占用面积。另外，因为在第一外围晶圆pw1中未设置页缓冲器电路，所以可以增加第一外围晶圆pw1的可以用于设置外围电路的区域。
96.图7是在第二方向sd上截取的截面图，例示了根据本公开的实施方式的半导体存储器装置的第一子存储器单元阵列和第二子存储器单元阵列的结构的表示。
97.参照图7，可以限定将交替层叠的第一电极层20a和第一层间介电层22a划分的多个第一狭缝slt1。多个第一狭缝slt1中的每一个可以具有与由第一方向fd和垂直方向vd限定的平面平行或基本平行的平板形状。
98.设置在一对相邻的第一狭缝slt1之间的多个第一电极层20a、多个第一层间介电层22a和多个第一垂直沟道cha可以配置一个第一存储块blk1。由于在第二方向sd上布置有多个第一狭缝slt1，因此可以在第二方向sd上设置多个第一存储块blk1。
99.类似地，可以限定多个第二狭缝slt2，多个第二狭缝slt2将交替层叠的第二电极层20b和第二层间介电层22b划分为存储块的单元，从而第二子存储器单元阵列110b可以划
分为多个第二存储块blk2。
100.在擦除操作期间，可以向源极板10施加擦除电压。使用图1所示的第一行解码器单元121a和第二行解码器单元121b，可以向从多个第一存储块blk1和多个第二存储块blk2当中选择的存储块的字线施加擦除允许电压，并且可以向其余未选存储块的字线施加具有比擦除允许电压的电平更高的电平的擦除禁止电压。因此，可以彼此独立地擦除第一子存储器单元阵列110a中包括的第一存储块blk1和第二子存储器单元阵列110b中包括的第二存储块blk2。
101.在所公开的实施方式中，通过将电极层20a和20b分开地设置在源极板10的顶表面和底表面上，与电极层被设置在源极板10的仅一个表面上的比较例相比，可以减小垂直沟道cha和chb的长度。因此，单个单元串cstr1或cstr2中所包括的存储器单元数量可以减少，并且单个存储块blk1或blk2中所包括的存储器单元的数量可以减少，从而减小了存储块的尺寸。
102.如本领域中通常已知的，通过多个存储块来配置半导体存储器装置，并且通过多个页来配置每个存储块。半导体存储器装置以页为基础执行写入和读取操作，并且以存储块为基础执行擦除操作。各个操作的速度互不相同。例如，读取操作的速度为约25微秒(μs)，写入操作的速度为约250μs，并且擦除操作的速度为约2,000μs，因此，各个操作的速度是不对称的。具体而言，擦除操作的速度比读取操作和写入操作的速度慢得多。擦除操作的速度随着存储块的尺寸增加而降低。擦除操作慢是导致半导体存储器装置性能下降的主要原因。
103.根据本公开的实施方式，通过减小存储块的尺寸，可以增加擦除操作的速度，从而有助于提高半导体存储器装置的性能。
104.图8是辅助比较与本公开相关的垂直沟道的结构和根据本公开的实施方式的垂直沟道的结构的图的表示。图8中的(a)例示了与本公开相关的垂直沟道的结构，而图8中的(b)例示了根据本公开的垂直沟道的结构。
105.如图8中的(a)所示，在所有电极层20层叠在源极板10的仅一个表面上的比较例中，垂直沟道ch具有穿过所有电极层20的相对长的长度。由于这一事实，随着在垂直沟道ch上减小的电流幅度的增加，单元电流的量可以减少，并且数据感测精度可能劣化。另外，随着垂直沟道ch的顶部cd(临界尺寸)和底部cd之间的差增大，电极层20的阈值电压分布可能劣化。
106.可以增加泵浦电路的容量以补偿在垂直沟道ch上消耗的电流，并且可以引入用于补偿阈值电压分布的劣化的调谐方案。然而，如果增加泵浦电路的容量，则半导体存储器装置的尺寸增加，并且需要大量时间和精力来开发调谐方案。
107.如图8中的(b)所示，根据本公开的实施方式，电极层20a和20b分布式地设置在源极板10的顶表面和底表面上，并且垂直沟道cha或chb可以被配置为具有穿过层叠在源极板10的顶表面上的电极层20b或者层叠在源极板10的底表面上的电极层20a的相对短的长度。因此，随着在垂直沟道cha和chb上降低的电流幅度的减小，因此单元电流的量增加，可以提高数据感测精度。另外，由于减小了垂直沟道cha和chb的顶部cd和底部cd之间的差，所以可以改善阈值电压分布。
108.图9是示意性例示了包括根据本公开的实施方式的存储器装置的存储器系统的框
图。
109.参照图9，根据实施方式的存储器系统600可以包括非易失性存储器装置(nvm装置)610和存储器控制器620。
110.非易失性存储器装置610可以由上述存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(nvm装置)610。非易失性存储器装置(nvm装置)610和存储器控制器620的组合可以被配置为存储卡或固态磁盘(ssd)。sram 621用作处理单元(cpu)622的工作存储器。主机接口(主机i/f)623包括与存储器系统600联接的主机的数据交换协议。
111.纠错码块(ecc)624检测并校正从非易失性存储器装置(nvm装置)610读取的数据中所包括的错误。
112.存储器接口(存储器i/f)625与本实施方式的非易失性存储器装置610接口连接。处理单元(cpu)622执行用于存储器控制器620的数据交换的一般控制操作。
113.尽管附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以附加地设置有rom，该rom存储用于与主机接口的代码数据。非易失性存储器装置(nvm装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
114.如上所述，根据本实施方式的存储器系统600可以设置为发生错误的可能性低的高可靠性的储存介质。具体而言，本实施方式的非易失性存储器装置可以被包括在当前正在积极研究的诸如固态磁盘(ssd)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(快速外围组件互连)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小型磁盘接口)协议和ide(集成驱动电子器件)协议。
115.图10是示意性例示了包括根据本公开的实施方式的存储器装置的计算系统的框图。
116.参照图10，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(cpu)720、ram 730、用户接口740和调制解调器750(诸如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(cis)、移动dram等。例如，存储器系统710可以配置使用非易失性存储器来存储数据的ssd(固态驱动器/磁盘)。否则，存储器系统710可以设置为融合闪存(例如，onenand闪存)。
117.尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围可以结合所附权利要求书来解释，并且涵盖落入所附权利要求书范围内的所有等同形式。
118.相关申请的交叉引用
119.本技术要求于2020年9月8日向韩国知识产权局提交的韩国专利申请no.10-2020-0114975的优先权，其全部内容通过引用合并于此。

技术特征：
1.一种三维半导体存储器装置，该三维半导体存储器装置包括：单元晶圆，该单元晶圆包括源极板、多条第一字线和多条第二字线，所述多条第一字线沿着在垂直方向上从所述源极板的底表面突出的多个第一垂直沟道彼此间隔开地层叠，所述多条第二字线沿着在所述垂直方向上从所述源极板的顶表面突出的多个第二垂直沟道彼此间隔开地层叠；第一外围晶圆，该第一外围晶圆接合到所述单元晶圆的底表面，并且包括第一行解码器单元，该第一行解码器单元向所述多条第一字线传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到所述单元晶圆的顶表面，并且包括第二行解码器单元，该第二行解码器单元向所述多条第二字线传送操作电压。2.根据权利要求1所述的三维半导体存储器装置，其中，所述单元晶圆还包括：多条第一位线，所述多条第一位线联接到所述多个第一垂直沟道；以及多条第二位线，所述多条第二位线联接到所述多个第二垂直沟道，所述第一外围晶圆还包括第一页缓冲器电路单元，该第一页缓冲器电路单元包括联接到所述多条第一位线的多个第一页缓冲器，并且所述第二外围晶圆还包括第二页缓冲器电路单元，该第二页缓冲器电路单元包括联接到所述多条第二位线的多个第二页缓冲器。3.根据权利要求2所述的三维半导体存储器装置，该三维半导体存储器装置还包括：外围电路，其中，所述外围电路设置在所述第一外围晶圆中的没有设置所述第一行解码器单元和所述第一页缓冲器电路单元的区域中，并且设置在所述第二外围晶圆中的没有设置所述第二行解码器单元和所述第二页缓冲器电路单元的区域中。4.根据权利要求1所述的三维半导体存储器装置，其中，所述单元晶圆还包括：多条第一位线，所述多条第一位线联接到所述多个第一垂直沟道；以及多条第二位线，所述多条第二位线联接到所述多个第二垂直沟道，所述第二外围晶圆还包括页缓冲器电路，该页缓冲器电路包括多个页缓冲器，并且所述多个页缓冲器中的每一个页缓冲器共同联接到所述多条第一位线中的一条和所述多条第二位线中的一条。5.根据权利要求4所述的三维半导体存储器装置，该三维半导体存储器装置还包括：多个垂直接触结构，所述多个垂直接触结构分别联接至所述多条第一位线，并且穿过所述多条第一字线、所述源极板和所述多条第二字线，其中，所述多条第一位线通过所述多个垂直接触结构分别联接到所述多条第二位线。6.根据权利要求4所述的三维半导体存储器装置，该三维半导体存储器装置还包括：外围电路，其中，所述外围电路设置在所述第一外围晶圆中的没有设置所述第一行解码器单元的区域中，并且设置在所述第二外围晶圆中的没有设置所述第二行解码器单元和所述页缓冲器电路的区域中。7.根据权利要求1所述的三维半导体存储器装置，其中，所述单元晶圆、所述第一外围晶圆和所述第二外围晶圆各自被划分为单元区域和减薄区域，并且所述多条第一字线和所述多条第二字线设置在所述单元区域中，并且所述第一行解码器单元和所述第二行解码器
单元设置在所述减薄区域中，并且所述单元区域和所述减薄区域被布置为使得从所述第一行解码器单元传送给所述多条第一字线的操作电压的延迟最小化。8.根据权利要求2所述的三维半导体存储器装置，其中，所述单元晶圆中的在所述源极板的顶表面上方的结构和所述单元晶圆中的在所述源极板的底表面下方的结构是彼此的镜像。9.一种三维半导体存储器装置，该三维半导体存储器装置包括：单元晶圆，该单元晶圆包括源极板、第一存储块和第二存储块，该第一存储块包括从所述源极板的底表面起在垂直方向上延伸的多个第一单元串，该第二存储块包括从所述源极板的顶表面起在所述垂直方向上延伸的多个第二单元串；第一外围晶圆，该第一外围晶圆接合到所述单元晶圆的底表面，并且包括第一行解码器单元，所述第一行解码器单元向所述第一存储块传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到所述单元晶圆的顶表面，并且包括第二行解码器单元，所述第二行解码器单元向所述第二存储块传送操作电压，其中，所述第一存储块和所述第二存储块被配置为彼此独立地被擦除。10.根据权利要求9所述的三维半导体存储器装置，其中，所述单元晶圆还包括：多条第一位线，所述多条第一位线联接到所述多个第一单元串；以及多条第二位线，所述多条第二位线联接到所述多个第二单元串，所述第一外围晶圆还包括第一页缓冲器电路单元，该第一页缓冲器电路单元包括联接到所述多条第一位线的多个第一页缓冲器，并且所述第二外围晶圆还包括第二页缓冲器电路单元，该第二页缓冲器电路单元包括联接到所述多条第二位线的多个第二页缓冲器。11.根据权利要求10所述的三维半导体存储器装置，该三维半导体存储器装置还包括：外围电路，其中，所述外围电路设置在所述第一外围晶圆中的没有设置所述第一行解码器单元和所述第一页缓冲器电路单元的区域中，并且设置在所述第二外围晶圆中的没有设置所述第二行解码器单元和所述第二页缓冲器电路单元的区域中。12.根据权利要求9所述的三维半导体存储器装置，其中，所述单元晶圆还包括：多条第一位线，所述多条第一位线联接到所述多个第一单元串；以及多条第二位线，所述多条第二位线联接到所述多个第二单元串，所述第二外围晶圆还包括页缓冲器电路，该页缓冲器电路包括多个页缓冲器，并且所述多个页缓冲器中的每一个页缓冲器共同联接到所述多条第一位线中的一条和所述多条第二位线中的一条。13.根据权利要求12所述的三维半导体存储器装置，该三维半导体存储器装置还包括：多个垂直接触结构，所述多个垂直接触结构分别联接至所述多条第一位线，并穿过所述多条第一字线、所述源极板和所述多条第二字线，其中，所述多条第一位线通过所述多个垂直接触结构分别联接到所述多条第二位线。14.根据权利要求12所述的三维半导体存储器装置，该三维半导体存储器装置还包括：外围电路，
其中，该外围电路设置在所述第一外围晶圆中的没有设置所述第一行解码器单元的区域中，并且设置在所述第二外围晶圆中的没有设置所述第二行解码器单元和所述页缓冲器电路的区域中。15.根据权利要求9所述的三维半导体存储器装置，其中，所述单元晶圆、所述第一外围晶圆和所述第二外围晶圆各自被划分为单元区域和减薄区域，并且所述多个第一单元串和所述多个第二单元串设置在所述单元区域中，并且所述第一行解码器单元和所述第二行解码器单元设置在所述减薄区域中，并且所述单元区域和所述减薄区域被布置为使得从所述第一行解码器单元传送到所述多个第一单元串的操作电压的延迟最小化。16.根据权利要求10所述的三维半导体存储器装置，其中，所述单元晶圆中的在所述源极板的顶表面上方的结构和所述单元晶圆中的在所述源极板的底表面下方的结构是彼此的镜像。17.根据权利要求9所述的三维半导体存储器装置，其中，所述第一存储块由从所述源极板的底表面起在所述垂直方向上延伸的多个第一狭缝限定，并且所述第二存储块由从所述源极板的顶表面起在所述垂直方向上延伸的多个第二狭缝限定。18.一种三维半导体存储器装置，该三维半导体存储器装置包括：单元晶圆，该单元晶圆包括源极板、设置在所述源极板下方的第一子存储器单元阵列、以及设置在所述源极板上方的第二子存储器单元阵列；第一外围晶圆，该第一外围晶圆接合到所述单元晶圆的底表面，并且包括第一逻辑电路单元，所述第一逻辑电路单元向所述第一子存储器单元阵列传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到所述单元晶圆的顶表面，并且包括第二逻辑电路单元，所述第二逻辑电路单元向所述第二子存储器单元阵列传送操作电压。19.根据权利要求18所述的三维半导体存储器装置，该三维半导体存储器装置还包括：多个外部联接焊盘，所述多个外部联接焊盘联接到所述第一逻辑电路单元和所述第二逻辑电路单元，并且被配置为与外部装置接口连接。20.根据权利要求18所述的三维半导体存储器装置，其中，所述单元晶圆、所述第一外围晶圆和所述第二外围晶圆各自被划分为单元区域和减薄区域，并且所述第一子存储器单元阵列和所述第二子存储器单元阵列设置在所述单元区域中，并且所述第一逻辑电路单元和所述第二逻辑电路单元设置在所述减薄区域中，并且所述单元区域和所述减薄区域被布置为使得从所述第一逻辑电路单元提供给所述第一子存储器单元阵列的操作电压的延迟最小化。

技术总结
一种三维半导体存储器装置可以包括：单元晶圆，其包括源极板、多条第一字线和多条第二字线，多条第一字线沿着在垂直方向上从源极板的底表面突出的多个第一垂直沟道彼此间隔开地层叠，多条第二字线沿着在垂直方向上从源极板的顶表面突出的多个第二垂直沟道彼此间隔开地层叠；第一外围晶圆，其接合到单元晶圆的底表面，并且包括第一行解码器单元，该第一行解码器单元向多条第一字线传送操作电压；以及第二外围晶圆，其接合到单元晶圆的顶表面，并且包括第二行解码器单元，该第二行解码器单元向多条第二字线传送操作电压。向多条第二字线传送操作电压。向多条第二字线传送操作电压。


技术研发人员：崔诚晧 金镇浩
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2021.03.19
技术公布日：2022/3/8