半导体装置以及半导体装置的制造方法与流程

1.本发明涉及半导体装置和半导体装置的制造方法。


背景技术：

2.以往，对于控制高电压和/或大电流的功率半导体装置，有例如双极型晶体管和/或igbt(insulated gate bipolar transistor：绝缘栅双极型晶体管)、mosfet(metal oxide semiconductor field effect transistor：具备由金属-氧化膜-半导体这三层结构构成的绝缘栅(mos栅)的mos型场效应晶体管)等多个种类，它们根据用途被区分使用。
3.例如，虽然双极型晶体管和igbt与mosfet相比电流密度高而能够大电流化，但是无法高速地开关。具体而言，双极型晶体管在数khz程度的开关频率下的使用为极限，igbt在数十khz程度的开关频率下的使用为极限。另一方面，mosfet虽然与双极型晶体管和igbt相比电流密度低而难以大电流化，但是能够进行达到数mhz程度的高速开关动作。
4.另外，mosfet与igbt不同，在半导体基板(半导体芯片)的内部内置有由p型基区与n-型漂移区的pn结形成的寄生二极管。因此，mosfet在为逆变器用设备的情况下，能够将该寄生二极管用于作为用于使在自身流通的负荷电流换流的二极管(fwd：free wheeling diode，续流二极管)的功能以及作为用于保护自身的续流二极管的功能。
5.虽然作为功率半导体装置的构成材料使用了硅(si)，但是在市场上对兼备大电流和高速性的功率半导体装置的需求强烈，致力于igbt和mosfet的改良，目前开发已进展到几乎接近材料极限的程度。因此，从功率半导体装置的观点出发来探讨替代硅的半导体材料，碳化硅(sic)作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料而受到瞩目。
6.碳化硅是化学性质非常稳定的半导体材料，带隙宽至3ev，即使在高温下也能够作为半导体极其稳定地使用。另外，碳化硅的最大电场强度比硅大1个数量级以上，因此作为能够使导通电阻充分变小的半导体材料而受到期待。像这样的碳化硅的优点，不仅碳化硅有，带隙比硅宽的所有的半导体(以下，记为宽带隙半导体)也同样有。
7.另外，igbt和mosfet等mos型半导体装置随着功率半导体装置的大电流化，与采用沿着半导体芯片的正面形成沟道(反转层)的平面栅结构的情况相比，采用沿着沟槽的侧壁在与半导体芯片的正面垂直的方向上形成沟道的沟槽栅结构的情况对成本有利。其理由是，沟槽栅结构能够使每单位面积的单位单元(元件的构成单位)密度增加，因此能够使每单位面积的电流密度增加。
8.与使每单位面积的电流密度增加的程度相应地，与单位单元的占有体积对应的温度上升率变高，因此为了实现提高放电效率和可靠性的稳定化，需要双面冷却结构。进一步地，提出了通过采用如下的高功能结构从而提高可靠性的功率半导体装置，该高功能结构在与成为进行功率半导体装置的主动作的主半导体元件的mosfet同一个半导体基板，配置有电流感测部、温度感测部和过电压保护部等高功能部作为用于保护、控制该主半导体元件的电路部。
9.另外，在高耐压半导体装置中，不仅在形成有元件结构的有源区施加高电压，还在包围有源区的周围的边缘终端区施加高电压，在边缘终端区电场集中。半导体装置的耐压由半导体(漂移区)的杂质浓度、厚度和电场强度确定，由这些半导体固有的特点确定的破坏耐受量从有源区一直到边缘终端区都相等。因此，如果电场集中在边缘终端区，而在边缘终端区施加超过破坏耐受量的电负荷，则有可能在边缘终端区造成损坏，导致整个半导体装置的耐压由边缘终端区的耐压确定。
10.因此，通过在边缘终端区配置结终端(jte：junction termination extension，结终端扩展)结构和/或场限环(flr：field limiting ring)等耐压结构，而使边缘终端区的电场缓和或者分散，从而提高边缘终端区的耐压，来提高整个半导体装置的耐压的结构是公知的。另外，将与flr接触的浮置的金属电极作为场板(fp：field plate)而配置于边缘终端区的结构是公知的。
11.对现有的碳化硅半导体装置的结构进行说明。图20是表示现有的碳化硅半导体装置的结构的截面图。图20所示的现有的半导体装置230是在由碳化硅构成的半导体基板(半导体芯片)210具备供主电流(漂移电流)流通的有源区201和包围有源区201的周围的边缘终端区202的沟槽栅结构的纵向型mosfet。半导体基板210是在由碳化硅构成的n
+
型起始基板271上使n-型外延层272和p型外延层273依次外延生长而成。
12.通过蚀刻除去p型外延层273的边缘终端区202的部分，在半导体基板210的正面，在边缘终端区202形成了台阶291。半导体基板210的正面以台阶291为边界，相对于内侧(芯片中央(半导体基板210的中央)侧)的第1面210a，在外侧(芯片端部(半导体基板210的端部)侧)的第2面210b向漏极电极252侧凹陷。通过该台阶291，p型外延层273在半导体基板210的正面(p型外延层273侧的主面)的中央侧残留为台面状。
13.半导体基板210的正面的第1面210a、第2面210b分别由p型外延层273和n-型外延层272形成。在有源区201中，n-型外延层272的在p型外延层273侧的表面区域，分别选择性地设置有n型电流扩散区233和第1p
+
型区域261、第2p
+
型区域262。另外，在有源区，在半导体基板210的正面的第1面210a的表面区域中在p型外延层273的内部，分别选择性地设置有n
+
型源极区235和p
++
型接触区236。
14.第2p
+
型区域262(262a)、p型基区234(234a)和p
++
型接触区236(236a)从有源区201起在有源区201与边缘终端区202之间的中间区域203延伸，并到达将半导体基板210的正面的第1面210a与第2面210b连接的第3面(台阶的台面边缘)210c。在边缘终端区202，在半导体基板210的正面的第2面210b的表面区域中，由选择性地设置于n-型外延层272的内部的多个p-型区域221和多个p
‑‑
型区域222构成空间调制型flr 220。
15.空间调制型是指越靠向外侧，越使每单位面积的p型杂质浓度阶梯性地降低的结构。具体而言，多个p-型区域221彼此分离地配置，以同心状包围比最内侧的p-型区域221靠近内侧的部分。越是配置于外侧的p-型区域221，其宽度越窄，并且与在内侧相邻的p-型区域221之间的间隔越窄。最内侧的p
‑‑
型区域222将所有的p-型区域221的周围包围，并且配置于彼此相邻的所有的p-型区域221之间。最内侧的p-型区域221和最内侧的p
‑‑
型区域222介由第2p
+
型区域262a而与p型基区234a电连接。
16.多个p
‑‑
型区域222彼此分离地配置，以同心状包围比最内侧的p
‑‑
型区域222靠近内侧的部分。越是配置于外侧的p
‑‑
型区域222，其宽度越窄，并且与在内侧彼此相邻的p
‑‑
型
区域222之间的间隔越窄。多个p
‑‑
型区域222除了最内侧的p
‑‑
型区域222以外均配置于比p-型区域221靠近外侧的位置。n-型漂移区232包围所有的p-型区域221的周围，并且配置于彼此相邻的所有的p-型区域221之间。通过这样调节p-型区域221和p
‑‑
型区域222的宽度以及配置，从而构成空间调制型flr 220。
17.n
+
型源极区235、p
++
型接触区236、n型电流扩散区233、第1p
+
型区域261、第2p
+
型区域262、p-型区域221、p
‑‑
型区域222和n
+
型沟道截断区223是通过离子注入而形成的扩散区。p型外延层273的除去n
+
型源极区235和p
++
型接触区236以外的部分是p型基区234。n-型外延层272的除去n型电流扩散区233、第1p
+
型区域261、第2p
+
型区域262、p-型区域221、p
‑‑
型区域222和n
+
型沟道截断区223以外的部分是n-型漂移区232。
18.符号231是由n
+
型起始基板271构成的n
+
型漏极区。符号238,239,240,240a,241,281～283分别是栅极绝缘膜、栅极电极、层间绝缘膜、接触孔、金属硅化物膜、场氧化膜、栅极多晶硅布线层和栅极金属布线层。符号242～245是构成势垒金属246的金属膜。符号248,249分别是构成源极焊盘247上的布线结构的镀膜和端子销。符号250,251是保护膜(钝化膜)。
19.作为现有的半导体装置，提出了在边缘终端区形成有贯通p型基区到达n型漂移区并在内部填充有绝缘材料的多个终端沟槽和最外周的一个截断沟槽，且具有将这些沟槽的各底面分别包围的p型扩散区的装置(例如，参照下述专利文献1)。在下述专利文献1中，通过以使在mosfet关断时从有源区向外侧延伸的耗尽层相连的间隔配置多个终端沟槽从而维持高耐压，通过将最外侧的终端沟槽与截断沟槽的间隔设为使该耗尽层不相连的间隔从而防止漏电流的产生。
20.另外，作为现有的碳化硅半导体装置，提出了使成为n-型漂移区和p型基区的各碳化硅层从有源区延伸到边缘终端区，使p型基区的边缘终端区的部分与在边缘终端区中形成于半导体基板的正面的台阶相比，厚度相对地减薄而设为电场缓和层的装置(例如，参照下述专利文献2)。在下述专利文献2中，通过将延伸到p型基区的边缘终端区的部分设为电场缓和层，从而将电场缓和层设为无弯曲部并且在与n-型漂移区之间不存在材质的不连续点的结构，来提高半导体装置的耐压。
21.另外，作为现有的其他碳化硅半导体装置，提出了与栅极沟槽的深度相同的深度的沟槽形成于边缘终端区，通过由外延生长为沿着该沟槽的内壁而成的u字状的截面形状的p型碳化硅层构成的浮置的p型区域构成flr的装置(例如，参照下述专利文献3)。在下述专利文献3中，通过在漏极电极施加了浪涌电压时，使耗尽层从flr扩展，而使施加于有源区的电场不偏移地向边缘终端区延伸，使位于有源区的端部的电场缓和，从而提高有源区的耐压。
22.另外，作为现有的其他碳化硅半导体装置，提出了由通过离子注入形成的一个以上的p型区域构成flr，且形成半导体基板的正面的n
+
型碳化硅层与在深度方向上与该n
+
型碳化硅层邻接的n-型碳化硅层之间的边界位于比构成flr的p型区域的背面电极侧端部靠近半导体基板的正面侧的位置的装置(例如，参照下述专利文献4)。在下述专利文献4中，通过在半导体基板的正面的表面区域设置n
+
型碳化硅层，从而抑制与从半导体基板的正面消失的碳化硅层的厚度对应地产生的耐压偏差。
23.另外，作为现有的其他碳化硅半导体装置，提出了将构成flr的多个p型区域分别
由半导体基板的包含正面附近的自身的峰浓度位置的高浓度区域和包围高浓度区域的正下方和侧面的低浓度区域构成，并且设为从峰浓度位置随着接近n型漂移区而降低的p型杂质浓度分布的装置(例如，参照下述专利文献5)。在下述专利文献5中，在构成flr的最外侧的p型区域中，使包围高浓度区域的外周侧面的低浓度区域的宽度相对地变宽，而抑制在该高浓度区域施加电场，抑制漏电流的产生。
24.另外，作为现有的其他碳化硅半导体装置，提出了将在比栅极沟槽的底面靠近漏极电极侧的位置形成与n-型漂移区的pn结的p
+
型区域分别分离地配置在深度方向上与栅极沟槽的底面对置的位置以及彼此相邻的栅极沟槽之间的装置(例如，参照下述专利文献6)。在下述专利文献6中，通过在比栅极沟槽的底面靠近漏极电极侧的位置形成与n-型漂移区的pn结的p
+
型区域来缓和施加于栅极沟槽的底面的栅极绝缘膜的电场，由此即使在将碳化硅作为半导体材料的情况下也易于高耐压化。
25.现有技术文献
26.专利文献
27.专利文献1：专利第5206248号公报
28.专利文献2：专利第5691259号公报
29.专利文献3：日本特开2005-340250号公报
30.专利文献4：专利第5628462号公报
31.专利文献5：日本特开2018-067690号公报
32.专利文献6：国际公开第2017/064949号


技术实现要素：

33.技术问题
34.然而，在如上所述将flr 220设为空间调制型的情况下(参照图20)，离子重复注入变得复杂，用于形成p-型区域221和p
‑‑
型区域222的离子注入用掩模的位置对准(alignment)困难。在p-型区域221和p
‑‑
型区域222与n-型漂移区232的pn结承担在半导体装置230关断时横向(与半导体基板210的正面平行的方向)地施加于边缘终端区202的高电压，因此如果离子注入用掩模的位置对准精度低，则flr 220的完成度变低，半导体装置230的可靠性降低。
35.本发明的目的在于，为了消除上述现有技术带来的问题，提供一种制作(制造)简易并且可靠性高的半导体装置和半导体装置的制造方法。
36.技术方案
37.为了解决上述的课题，达成本发明的目的，本发明的半导体装置是具有供主电流流通的有源区和包围上述有源区的周围的终端区的半导体装置，并且具有以下特征。在包括带隙比硅宽的半导体的半导体基板的内部设置有第1导电型的第1半导体区域。在上述有源区中，在上述半导体基板的第1主面与上述第1半导体区域之间，设置有第2导电型的第2半导体区域。在上述有源区中，由上述第2半导体区域与上述第1半导体区域的pn结形成有预定的元件结构。第1电极与上述第2半导体区域电连接。第2电极设置于上述半导体基板的第2主面。
38.上述终端区中，在上述半导体基板的第1主面与上述第1半导体区域之间，多个第2
导电型耐压区与上述元件结构分离并且以包围所述有源区的周围的同心状彼此分离地设置。上述半导体基板的第1主面从上述有源区直到上述终端区为平坦面。设置有形成上述半导体基板的第1主面的第1导电型外延层。上述第2半导体区域和上述第2导电型耐压区是向上述第1导电型外延层导入预定导电型的杂质而成的扩散区。上述第1半导体区域是上述第1导电型外延层的除了上述扩散区以外的部分，并且在彼此相邻的上述第2导电型耐压区之间到达上述半导体基板的第1主面。
39.另外，本发明的半导体装置的特征在于，在上述的发明中，多个上述第2导电型耐压区分别具有在深度方向上邻接的多个第2导电型区域。
40.另外，本发明的半导体装置，在上述的发明中，还具备第1导电型区域，上述第1导电型区域在上述终端区中设置于上述第1半导体区域的内部，与多个上述第2导电型耐压区接触并且杂质浓度高于上述第1半导体区域的杂质浓度。
41.另外，本发明的半导体装置的特征在于，在上述的发明中，在深度方向上邻接的多个上述第2导电型区域彼此的法线方向的位置互相错开0.05μm以上且0.3μm以下。
42.另外，本发明的半导体装置的特征在于，在上述的发明中，在深度方向上邻接的多个上述第2导电型区域之中，至少一个上述第2导电型区域的法线方向上的宽度与其他上述第2导电型区域的法线方向上的宽度不同。
43.另外，本发明的半导体装置的特征在于，在上述的发明中，在深度方向上邻接的多个上述第2导电型区域之中，至少一个上述第2导电型区域的杂质浓度与其他上述第2导电型区域的杂质浓度不同。
44.另外，本发明的半导体装置的特征在于，在上述的发明中，在终端区中，在深度方向上邻接地设置有三个以上的上述第2导电型区域。在深度方向上邻接的三个以上的上述第2导电型区域之中，处于上述第2导电型耐压区的深度方向的中央部分附近的上述第2导电型区域的杂质浓度低于其他上述第2导电型区域的杂质浓度。
45.另外，对于本发明的半导体装置而言，在上述的发明中，上述元件结构还具备第1导电型的第3半导体区域、沟槽、栅极电极、第2导电型的第4半导体区域和第2导电型高浓度区域。上述第3半导体区域选择性地设置于上述半导体基板的第1主面与上述第2半导体区域之间。上述沟槽贯通上述第3半导体区域和上述第2半导体区域而到达上述第1半导体区域。上述栅极电极隔着栅极绝缘膜设置于上述沟槽的内部。上述第4半导体区域在上述半导体基板的第1主面与上述第2半导体区域之间，选择性地设置于比上述第3半导体区域距离上述沟槽更远的位置。
46.本发明的半导体装置的特征在于，上述第4半导体区域的杂质浓度高于上述第2半导体区域杂质浓度。上述第2导电型高浓度区域选择性的设置于上述第1半导体区域的内部，并且位于比上述沟槽的底面靠近上述半导体基板的第2主面侧。上述第2导电型高浓度区域的杂质浓度高于上述第2半导体区域的杂质浓度。在上述终端区中在深度方向上邻接地设置有三个上述第2导电型区域。在深度方向上邻接的三个上述第2导电型区域之中，最接近上述半导体基板的第1主面的上述第2导电型区域具有与上述第4半导体区域相同的杂质浓度。距离上述半导体基板的第1主面最远的上述第2导电型区域具有与上述第2导电型高浓度区域相同的杂质浓度。其余的上述第2导电型区域具有与上述第2半导体区域相同的杂质浓度。
47.另外，本发明的半导体装置的特征在于，在上述的发明中，上述元件结构还具备第1导电型的第3半导体区域、沟槽、栅极电极和第2导电型高浓度区域。上述第3半导体区域选择性地设置于上述半导体基板的第1主面与上述第2半导体区域之间。上述沟槽贯通上述第3半导体区域和上述第2半导体区域而到达上述第1半导体区域。上述栅极电极隔着栅极绝缘膜设置于上述沟槽的内部。上述第2导电型高浓度区域选择性地设置于上述第1半导体区域的内部，位于比上述沟槽的底面靠近上述半导体基板的第2主面侧的位置。上述第2导电型高浓度区域的杂质浓度高于上述第2半导体区域的杂质浓度。上述第2导电型耐压区从上述半导体基板的第1主面起，在比上述第2导电型高浓度区域深的位置终止。
48.另外，本发明的半导体装置的特征在于，在上述的发明中，上述元件结构还具备第1导电型的第3半导体区域、沟槽、栅极电极和第2导电型高浓度区域。上述第3半导体区域选择性地设置于上述半导体基板的第1主面与上述第2半导体区域之间。上述沟槽贯通上述第3半导体区域和上述第2半导体区域而到达上述第1半导体区域。上述栅极电极隔着栅极绝缘膜设置于上述沟槽的内部。上述第2导电型高浓度区域选择性地设置于上述第1半导体区域的内部，并且位于比上述沟槽的底面靠近上述半导体基板的第2主面侧的位置。上述第2导电型高浓度区域的杂质浓度高于上述第2半导体区域的杂质浓度。上述第2导电型耐压区从上述半导体基板的第1主面起，在比上述第2导电型高浓度区域浅的位置终止。
49.另外，本发明的半导体装置的特征在于，在上述的发明中，上述第2导电型高浓度区域具有第1高浓度区域和第2高浓度区域，第1高浓度区域在深度方向与上述沟槽的底面对置，第2高浓度区域与上述第1高浓度区域和上述沟槽分离并且与上述第2半导体区域接触。
50.另外，为了解决上述的课题，达成本发明的目的，对于本发明的半导体装置的制造方法具有如下的特征，上述半导体装置具备有源区和终端区，上述有源区在包括带隙比硅宽的半导体的半导体基板设置有由第1导电型的第1半导体区域与第2导电型的第2半导体区域的pn结形成的预定的元件结构，上述终端区包围上述有源区的周围。进行第1工序，使形成上述半导体基板的第1主面的第1导电型外延层外延生长。进行第2工序，在上述有源区中将预定的杂质导入到上述第1导电型外延层的表面区域而形成至少成为上述第2半导体区域的扩散区，并形成上述元件结构，上述元件结构包括上述第2半导体区域与上述第1半导体区域的上述pn结，该第1半导体区域是上述有源区中的上述第1导电型外延层的除了上述扩散区以外的部分。
51.进行第3工序，在上述终端区中的上述第1导电型外延层的表面区域，与上述元件结构分离并以包围上述有源区的周围的同心状彼此分离地形成多个第2导电型耐压区域，并且在彼此相邻的上述第2导电型耐压区域之间残留成为上述第1半导体区域的上述第1导电型外延层。在上述第1工序中，形成将多个上述第1导电型外延层多层地堆积而成的层叠结构，从上述有源区直到上述终端区平坦地形成上述半导体基板的第1主面。在上述第3工序中，在多个上述第1导电型外延层分别形成第2导电型区域，使多个上述第2导电型区域在深度方向上邻接而形成上述第2导电型耐压区。
52.另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第2工序中，在多个上述第1导电型外延层中的一个上述第1导电型外延层形成上述第2半导体区域。在上述第3工序中，在多个上述第1导电型外延层之中在形成有上述第2半导体区域的
上述第1导电型外延层与上述第2半导体区域同时地形成上述第2导电型区域。
53.技术效果
54.根据本发明的半导体装置和半导体装置的制造方法，具有能够提供一种容易调节第2导电型耐压区的杂质浓度和/或深度、简易地形成完成度高的耐压结构、且可靠性高的半导体装置这样的效果。
附图说明
55.图1是表示从半导体基板的正面侧观察实施方式1的半导体装置而得的布局的俯视图。
56.图2是表示图1的切割线a-a’处的截面结构的截面图。
57.图3是表示图1的切割线a-a’处的截面结构的其他例子的截面图。
58.图4是表示图1的切割线a-a’处的截面结构的其他例子的截面图。
59.图5是表示实施方式1的半导体装置的其他例子的截面图。
60.图6是表示实施方式1的半导体装置的其他例子的截面图。
61.图7是表示实施方式1的半导体装置的制造过程中的状态的截面图。
62.图8是表示实施方式1的半导体装置的制造过程中的状态的截面图。
63.图9是表示实施方式1的半导体装置的制造过程中的状态的截面图。
64.图10是表示实施方式1的半导体装置的制造过程中的状态的截面图。
65.图11是表示实施方式1的半导体装置的制造过程中的状态的截面图。
66.图12是表示实施方式1的半导体装置的制造过程中的状态的截面图。
67.图13是表示实施方式1的半导体装置的制造过程中的状态的截面图。
68.图14是表示实施方式1的半导体装置的制造过程中的状态的截面图。
69.图15是表示实施方式1的半导体装置的制造过程中的状态的截面图。
70.图16是表示实施方式1的半导体装置的制造过程中的状态的截面图。
71.图17是表示实施方式2的半导体装置的耐压结构的一例的截面图。
72.图18是表示实施方式2的半导体装置的耐压结构的一例的截面图。
73.图19是表示实施方式2的半导体装置的耐压结构的一例的截面图。
74.图20是表示现有的碳化硅半导体装置的结构的截面图。
75.符号说明
76.1、1a、1b：有源区
77.2：边缘终端区
78.3：中间区域
79.10：半导体基板
80.20、20a、20b、101a～101c：flr
81.21：p型flr区域的最下层的第1区域
82.22：p型flr区域的中央的第2区域
83.23：p型flr区域的最上层的第3区域
84.24、24a、24b、102a～102c：p型flr区域
85.25：n
+
型截断区
86.30、100a～100c：半导体装置
87.31：n
+
型漏极区
88.32：n-型漂移区
89.33：n型电流扩散区
90.33a：外周n型电流扩散区
91.34、34a、34b：p型基区
92.34c：外周p型基区
93.34d：p-型基区
94.35：n
+
型源极区
95.36：p
++
型接触区
96.36a：外周p
++
型接触区
97.37：栅极沟槽
98.38：栅极绝缘膜
99.39：栅极电极
100.40：层间绝缘膜
101.40a～40c：接触孔
102.41：nisi膜
103.42：第1tin膜
104.43：第1ti膜
105.44：第2tin膜
106.45：第2ti膜
107.46：势垒金属
108.47：al电极膜
109.48：镀膜
110.49：端子销
111.50：第1保护膜
112.51：第2保护膜
113.52：漏极电极
114.61、62、91、93：p
+
型区域
115.62a：外周p
+
型区域
116.71：n
+
型起始基板
117.72：第1n-型外延层
118.72a：第1n-型外延层的增厚的部分
119.73、73a、73b：第2n-型外延层
120.81：场氧化膜
121.82：栅极多晶硅布线层
122.83：栅极金属布线层
123.92、94：n型区域
124.95、96：p型区域
125.d1：p
+
型区域的深度
126.d2：彼此相邻的p
+
型区域之间的距离
127.d3：n型区域的深度
128.t1：n-型外延层的最开始在n
+
型起始基板上层叠的厚度
129.t2：n-型外延层的增厚的部分的厚度
130.t3：p型外延层的厚度
131.x：与半导体基板的正面平行的第1方向
132.y：与半导体基板的正面平行并且与第1方向垂直的第2方向
133.z：深度方向
具体实施方式
134.以下，参照附图对本发明的半导体装置和半导体装置的制造方法的优选实施方式进行详细地说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的构成标记相同的符号，并省略重复的说明。
135.(实施方式1)
136.以沟槽栅结构的纵向型mosfet为例对实施方式1的半导体装置的结构进行说明。图1是表示从半导体基板的正面侧对实施方式1的半导体装置观察而得的布局的俯视图。图2是表示图1的切割线a-a’处的截面结构的截面图。图3、图4是表示图1的切割线a-a’处的截面结构的其他例子的截面图。图5、图6是表示实施方式1的半导体装置的其他例子的截面图。在图5、图6中，示出有源区1a、有源区1b的mosfet的单位单元的其他例子。
137.图1、图2所示的实施方式1的半导体装置30是在由碳化硅(sic)构成的半导体基板(半导体芯片)10的有源区1具备沟槽栅结构(元件结构)的纵向型mosfet，并且在包围有源区1的周围的边缘终端区2具备场限环(flr)20作为耐压结构。有源区1是在mosfet导通时供主电流(漂移电流)流通的区域。在有源区1，mosfet的相同结构的多个单位单元(元件的构成单位)被配置为彼此邻接。
138.有源区1具有大致矩形的平面形状，且配置于半导体基板10的大致中央(芯片中央)。有源区1是比最外周的接触孔40b的外侧(芯片端部侧)的侧壁(层间绝缘膜40的侧面)靠近内侧(芯片中央侧)的区域。有源区1与边缘终端区2之间的中间区域3与有源区1邻接且包围有源区1的周围。中间区域3与边缘终端区2之间的边界是后述的外周p型基区34c和外周p
+
型区域62a的外侧的端部与n-型漂移区(第1半导体区域)32之间的边界。
139.边缘终端区2是有源区1与半导体基板10的端部(芯片端部)之间的区域，隔着中间区域3包围有源区1的周围，并且具有缓和半导体基板10的正面侧的电场而保持耐压的功能。在边缘终端区2，在半导体基板10的正面侧，配置有场限环(flr)20作为耐压结构。耐压是指在pn结引发雪崩击穿，即使增大源极-漏极之间的电流，源极-漏极之间的电压也不会进一步增大的极限的电压。
140.半导体基板10是在包括碳化硅的n
+
型起始基板71的正面上使第1n-型外延层72、第2n-型外延层73(第1导电型外延层)依次外延生长而成。将半导体基板10的在第2n-型外延层
73侧的主面(第2n-型外延层73的表面)设为正面，将半导体基板10的在n
+
型起始基板71侧的主面(n
+
型起始基板71的背面)设为背面。n
+
型起始基板71是n
+
型漏极区31。在有源区1中，在半导体基板10的正面侧设置有mos栅。
141.mos栅由p型基区(第2半导体区域)34、n
+
型源极区(第3半导体区域)35、p
++
型接触区(第4半导体区域)36、栅极沟槽37、栅极绝缘膜38和栅极电极39构成。最外周的栅极沟槽37的外侧(后述的外周p型基区34c的部分)构成为不具有n
+
型源极区35。栅极沟槽37从半导体基板10的正面在深度方向上贯通第2n-型外延层73而到达第1n-型外延层72的内部。
142.栅极沟槽37在有源区1中在与半导体基板10的正面平行的第1方向x上以条纹状延伸，并到达中间区域3。在栅极沟槽37的内部，隔着栅极绝缘膜38设置有栅极电极39。p型基区34、n
+
型源极区35和p
++
型接触区36(包含后述的外周p型基区34c和外周p
++
型接触区36a)是通过在第2n-型外延层73的内部离子注入而选择性地形成的扩散区。
143.p型基区34在深度方向z上到达第2n-型外延层73与第1n-型外延层72之间的界面。p型基区34可以从半导体基板10的正面起，在比栅极沟槽37的底面浅的位置终止，也可以到达第1n-型外延层72的内部。p型基区34设置于整个有源区1和中间区域3。p型基区34的外周部分(以下，记为外周p型基区)34c以大致矩形包围有源区1的中央侧的部分的周围。
144.外周p型基区34c是指p型基区34中的在第1方向x(栅极沟槽37的长边方向)上比n
+
型源极区35靠近外侧的部分，并且是在与半导体基板10的正面平行且与第1方向x垂直的第2方向y(栅极沟槽37的短边方向)上比最外周的栅极沟槽37靠近外侧的部分。n
+
型源极区35和p
++
型接触区36与p型基区34接触地分别选择性地设置于半导体基板10的正面与p型基区34之间。
145.n
+
型源极区35和p
++
型接触区36在半导体基板10的正面露出。在这里，在半导体基板10的正面露出是指n
+
型源极区35和p
++
型接触区36在后述的层间绝缘膜40的接触孔40a与后述的nisi膜41接触。n
+
型源极区35和p
++
型接触区36在彼此相邻的栅极沟槽37之间，在与栅极电极39延伸的方向相同的第1方向x上交替地重复配置(未图示)。
146.p
++
型接触区36被配置为与栅极沟槽37分离，并且散布在第1方向x上。n
+
型源极区35在栅极沟槽37的侧壁与栅极绝缘膜38接触。n
+
型源极区35呈例如在彼此相邻的栅极沟槽37之间包围p
++
型接触区36的周围的梯子状的平面形状。在这种情况下，n
+
型源极区35具有沿着栅极沟槽37的侧壁在第1方向x上延伸的部分和在第1方向x上被夹在彼此相邻的p
++
型接触区36之间的部分。
147.另外，p
++
型接触区36(以下，记为外周p
++
型接触区36a)在半导体基板10的正面与外周p型基区34c之间的整个区域，与外周p型基区34c接触地设置，并且在半导体基板10的正面露出。在这里，在半导体基板10的正面露出是指外周p
++
型接触区36a在最外周的接触孔40b与nisi膜41接触。外周p
++
型接触区36a在最外周的栅极沟槽37的外侧的侧壁与栅极绝缘膜38接触。
148.也可以不设置p
++
型接触区36和外周p
++
型接触区36a。在这种情况下，p型基区34和外周p型基区34c分别替代p
++
型接触区36和外周p
++
型接触区36a，到达半导体基板10的正面而露出。在半导体基板10的内部，在p型基区34和外周p型基区34c与n
+
型漏极区31(n
+
型起始基板71)之间，与这些区域接触地设置有n-型漂移区32。
149.在p型基区34和外周p型基区34c与n-型漂移区32之间，也可以与这些区域接触地
设置有n型电流扩散区33。n型电流扩散区33是使载流子的扩散电阻降低的所谓的电流扩散层(current spreading layer:csl)。n型电流扩散区33以大致相等的厚度从有源区1向边缘终端区2延伸，n型电流扩散区33的外周部分(第1导电型区域：以下，记为外周n型电流扩散区)33a在flr 20与后述的n
+
型截断区25之间终止。
150.另外，在半导体基板10的内部，在比栅极沟槽37的底面靠近n
+
型漏极区31的位置设置有使施加于栅极沟槽37的底面的电场缓和的第1p
+
型区域61、第2p
+
型区域62(第2导电型高浓度区域)。第1p
+
型区域61、第2p
+
型区域62在与栅极沟槽37延伸的方向相同的第1方向x上以与栅极沟槽37大致相同的长度呈直线状延伸。第1p
+
型区域61、第2p
+
型区域62均在深度方向z上到n
+
型漏极区31为止的距离大致相同即可，该深度位置可以进行各种改变。
151.例如，第1p
+
型区域61、第2p
+
型区域62可以在n型电流扩散区33的内部终止，而被n型电流扩散区33包围周围(未图示)，也可以在n型电流扩散区33与n-型漂移区32之间的界面终止，而与n-型漂移区32接触(未图示)。或者，第1p
+
型区域61、第2p
+
型区域62也可以在深度方向z上延伸到比n型电流扩散区33靠近n
+
型漏极区31的位置为止，而在n-型漂移区32的内部终止(参照图2)。
152.第1p
+
型区域61(第1高浓度区域)与p型基区34分离地设置，并在深度方向z上与栅极沟槽37的底面对置。第1p
+
型区域61也可以使宽度比栅极沟槽37宽而与栅极沟槽37的底面角部对置。第1p
+
型区域61也可以到达栅极沟槽37的底面而在栅极沟槽37的底面(或者从底面一直到底面角部)与栅极绝缘膜38接触。栅极沟槽37的底面角部是指将栅极沟槽37的底面与侧壁连接的部分。
153.第1p
+
型区域61虽然可以是浮置电位(图2)，但是也可以在固定位置与第2p
+
型区域62电连接，而被固定为源极电极(第1电极)的电位。虽然省略图示，但是在将第1p
+
型区域61固定为源极电极的电位的情况下，通过在第1p
+
型区域61与第2p
+
型区域62之间的预定位置配置其他p
+
型区域(未图示)，或者使第1p
+
型区域61的一部分替代其他p
+
型区域向第2p
+
型区域62侧延伸，从而将第1p
+
型区域61部分地连结于第2p
+
型区域(第2高浓度区域)62即可。
154.通过将第1p
+
型区域61固定为源极电极的电位，从而能够在第1p
+
型区域61与n型电流扩散区33或n-型漂移区32(或者该两者)的pn结引发雪崩击穿时将在n-型漂移区32中产生的空穴(hole)高效地抽出到源极电极。由此，能够在mosfet关断时在栅极沟槽37的底面使施加于栅极绝缘膜38的电场可靠地缓和，而使半导体装置30的可靠性提高。
155.第2p
+
型区域62在彼此相邻的栅极沟槽37之间，与第1p
+
型区域61和栅极沟槽37分离地设置，并且在深度方向z上与p型基区34邻接。另外，第2p
+
型区域62(以下，记为外周p
+
型区域62a)在最外周的栅极沟槽37的外侧与第1p
+
型区域61和最外周的栅极沟槽37分离地设置，并且在深度方向z上与外周p型基区34c邻接。外周p
+
型区域62a从有源区1向外侧延伸，并设置于整个中间区域3。
156.外周p
+
型区域62a以大致矩形包围有源区1的中央侧的部分的周围，并连结于所有的第1p
+
型区域61、第2p
+
型区域62的端部。应予说明，在图2中，由于在有源区1中第2p
+
型区域62在深度方向z上贯通n型电流扩散区33，从而成为在中间区域3中外周p
+
型区域62a在深度方向z上贯通外周n型电流扩散区33a的构成，但是外周p
+
型区域62a也可以在深度方向z上在外周n型电流扩散区33a的内部终止。
157.n型电流扩散区33、外周n型电流扩散区33a、第1p
+
型区域61、第2p
+
型区域62和外周
型外延层73形成。在中间区域3中的半导体基板10的正面的表面区域分别选择性地设置有通过以离子方式注入到第2n-型外延层73的内部而形成的外周p型基区34c和外周p
++
型接触区36a。
167.外周p型基区34c固定为源极电极的电位，具有使电场在半导体基板10的正面的面内均一而提高耐压的功能。外周p
++
型接触区36a是用于在mosfet关断时将空穴从中间区域3和边缘终端区2的n-型漂移区32向源极电极抽取的抽取区域。另外，在中间区域3如上所述设置有通过以离子方式注入到第1n-型外延层72的内部而形成的外周n型电流扩散区33a和外周p
+
型区域62a。
168.在中间区域3和边缘终端区2中的半导体基板10的正面上，设置有将场氧化膜81和层间绝缘膜40依次层叠而成的绝缘层。该绝缘层从中间区域3向外侧延伸到芯片端部，并在中间区域3和边缘终端区2中覆盖半导体基板10的整个正面。在中间区域3中的场氧化膜81与层间绝缘膜40之间，在深度方向z上与外周p
++
型接触区36a对置地设置有栅极多晶硅布线层82。
169.栅极金属布线层83介由在层间绝缘膜40开口的接触孔40c而与栅极多晶硅布线层82接触。栅极多晶硅布线层82和栅极金属布线层83是以大致矩形包围有源区1的中央侧的部分的周围的栅极流道。栅极金属布线层83在深度方向z上与栅极沟槽37的端部对置。栅极金属布线层83在栅极沟槽37的端部与栅极电极39接触，将有源区1的所有的栅极电极39与栅极焊盘(未图示)电连接。
170.在中间区域3中的半导体基板10的正面，露出从有源区1延伸的外周p
++
型接触区36a。在边缘终端区2中的半导体基板10的正面，露出构成flr 20的最上层的后述的部分flr(第3区域23)和n-型漂移区32。在中间区域3和边缘终端区2中的半导体基板10的正面露出是指在中间区域3和边缘终端区2中设置于半导体基板10的正面的表面区域，并且与场氧化膜81接触。
171.在边缘终端区2，设置有flr 20作为耐压结构。flr 20是隔着中间区域3将以同心状包围有源区1的周围的浮置的相同构成的多个p型区域(以下，记为p型flr区域(第2导电型耐压区))24彼此分离地配置而得的环状(圈状)的接合结构。由p型flr区域24与n-型漂移区32的pn结承担了在mosfet(半导体装置30)关断时横向(与半导体基板10的正面平行的方向)施加于边缘终端区2的高电压，确保边缘终端区2的预定耐压。
172.p型flr区域24由如后所述在每次使第1n-型外延层72(72a)、第2n-型外延层73(73a、73b)分别以预定的厚度外延生长时进行p型杂质的离子注入而形成且在深度方向z上邻接的大致相同的宽度(法线方向的宽度)的多个p型区域(以下，记为部分flr(第2导电型区域))构成，并具有在深度方向z上阶梯性变化的杂质浓度分布。法线方向是指与p型flr区域24环状地延伸的方向垂直的方向(从芯片中央侧朝向芯片端部的方向)。通过调节构成p型flr区域24的多个部分flr各自的杂质浓度和深度位置，从而确保边缘终端区2的预定耐压。
173.在深度方向z上邻接的一组的多个部分flr(例如，在图2中第1区域21、第二区域22和第三区域23这3层结构)的总杂质浓度达到由这些多个部分flr构成的一个p型flr区域24的预定杂质浓度即可。构成一个p型flr区域24的多个部分flr也可以如后所述与构成有源区1的mosfet的p型区域同时形成，该有源区1的mosfet通过分别离子注入到以预定的厚度
依次堆积的第1n-型外延层72(72a)、第2n-型外延层73(73a、73b)而形成。
174.例如，在深度方向z上邻接而构成一个p型flr区域24的第1区域21、第二区域22和第三区域23(部分flr)也可以分别与有源区1的第2p
+
型区域62、p型基区34和p
++
型接触区36同时形成(参照图2)。另外，在深度方向z上邻接而构成一个p型flr区域24的多个部分flr也可以在与形成构成有源区1的mosfet的p型区域不同的时刻形成。p型flr区域24也可以在外周n型电流扩散区33a的内部终止(未图示)。
175.p型flr区域24的深度能够通过构成p型flr区域24的部分flr的层叠数进行调节。例如，可以设为由上层的第2区域22、第3区域23这2层结构的p型flr区域24a构成的flr 20a(图3)，也可以设为由仅最上层的第3区域23的单层结构的p型flr区域24b构成的flr 20b(图4)。通过p型flr区域24从半导体基板10的正面在比有源区1的第1p
+
型区域61、第2p
+
型区域62的深度浅的位置终止，从而能够在施加了超负荷时使电场在有源区1集中。
176.例如，构成p型flr区域24的第1区域21～第3区域23之中，使深度方向z上的中央的第2区域22的杂质浓度低于另外的第1区域21、第3区域23的杂质浓度的情况下(参照图2)，不易受到在边缘终端区2中的半导体基板10的正面上的聚酰亚胺膜(第1保护膜50)所积蓄的电荷的不良影响。因此，能够抑制被第1保护膜50所积蓄的电荷拉伸而向外侧延伸，或者向内侧缩短，并使flr 20的耐压特性稳定。
177.由第1保护膜50中的电荷产生的不良影响是指，例如在第1保护膜50带正(plus)电时，由于第1保护膜50中的正电荷，使边缘终端区2中的n-型漂移区32内的耗尽层的扩展受到抑制。另外，在第1保护膜50带负(minus)电时，边缘终端区2中的n-型漂移区32内的电位由于第1保护膜50中的负电荷而向外侧拉伸，从而易于延伸到n
+
型截断区25附近。
178.如上所述在半导体基板10的正面不形成如现有结构那样的台阶291(参照图20)，因此能够使从半导体基板10的正面起算的flr 20的深度(p型flr区域24的深度)深于在同一耐压等级下比较的情况下的现有结构的从半导体基板210的正面的第2面210b起算的flr 220的深度(p-型区域221和p
‑‑
型区域222的深度)。因此，与现有结构相比，能够使边缘终端区2的长度(法线方向的宽度)变窄。
179.另外，在现有结构中，如果将耐压设为10kv以上，则容易进一步受到电荷的影响，需要作为与flr接触的浮置的金属电极的场板(fp:field plate)，因此边缘终端区202的长度会进一步变长。另一方面，在实施方式1中，通过由p型flr区域24构成flr 20，即使是将耐压设为10kv以上的情况也无需设置fp，因此能够使边缘终端区2的长度变得比现有结构的长度短，成为对电荷稳定的耐压结构。
180.在半导体基板10的正面的表面区域，在比flr 20靠近外侧的位置，与flr 20分离地选择性地设置有n
+
型截断区25。n
+
型截断区25通过离子注入而形成于第2n-型外延层73的内部，并在半导体基板10的正面和端部露出。在边缘终端区2中，第1n-型外延层72和第2n-型外延层73的除了p型flr区域24和n
+
型截断区25以外的部分是n-型漂移区32。
181.在彼此相邻的p型flr区域24之间和最外周的p型flr区域24与n
+
型截断区25之间，由第1n-型外延层72、第2n-型外延层73构成的n-型漂移区32到达半导体基板10的正面而露出。这样，通过在n
+
型起始基板71上仅使n-型外延层(第1n-型外延层72、第2n-型外延层73)外延生长，从而能够仅通过向该n-型外延层的p型杂质的离子注入而形成flr 20。
182.如图5、图6的其他例子分别所示，可以对有源区1a、有源区1b的p型基区34的杂质
浓度和/或厚度进行各种调节，而调节p型flr区域24的第2区域22的杂质浓度和/或厚度。在这种情况下，边缘终端区2中的p型flr区域24的深度方向z上的构成成为与图5、图6的p
++
型接触区36部分的深度方向z上的构成相同。例如，在图5的情况下，是使在图2中第2区域22的构成与第2n-型外延层73a部分的p型基区34的构成相同的构成。另外，在图6的情况下，成为在图2中无第2区域22的构成。中间区域3的构成可以是与图2的中间区域3相同的构成，也可以是使在图2中外周p型基区34c的构成与图5、图6的p型基区34的构成相同的构成。
183.在通过向第2n-型外延层73的离子注入而形成p型基区34时，可以采用例如以p型基区34在深度方向z上贯通的预定厚度使第2n-型外延层73堆积一个层的构成(例如，参照图6)。或者，也可以采用在每次分多个层(在这里为两个层：符号73a、73b)堆积直到第2n-型外延层73达到预定厚度t3为止，使通过离子注入而形成的p型基区34a、p型基区34b在深度方向z上连结而成为p型基区34的构成(参照图12、图13)。
184.在使第2n-型外延层73(73a、73b)分多个层堆积的情况下，也可以将分别在第2n-型外延层73a,73b形成的p型杂质浓度不同的p-型基区34d和p型基区34b在深度方向z上连结而成为p型基区34(图5)。在这种情况下，能够通过p型基区34的在n-型漂移区32侧的p-型基区34d的p型杂质浓度(例如，使p型杂质浓度相对变低等)来控制栅极阈值电压。
185.在使第2n-型外延层73堆积一个层的情况下，例如，省略第2n-型外延层73a的堆积，而仅堆积第2n-型外延层73b(图6)。在这种情况下，第2n-型外延层73b的厚度设为由离子注入形成的p型基区34在深度方向z上贯通的厚度。例如，也可以将第2n-型外延层73b的厚度设为与p
++
型接触区36的深度相同，而使p
++
型接触区36与第2p
+
型区域62在深度方向z上接触。
186.漏极电极(第2电极)52与半导体基板10的整个背面(n
+
型起始基板71的背面)欧姆接触。在漏极电极52上以例如ti膜、镍(ni)膜和金(au)膜依次层叠而成的层叠结构设置有漏极焊盘(电极焊盘：未图示)。漏极焊盘与绝缘基板的由例如铜(cu)箔等形成的金属基底板(未图示)焊料接合，漏极焊盘的至少一部分介由该金属基底板与冷却翅片(未图示)的基底部接触。
187.如上所述，通过在半导体基板10的正面的al电极膜47接合端子销49，并且将背面的漏极焊盘与绝缘基板的金属基底板接合，从而使半导体基板10成为在两主面分别具备冷却结构的双面冷却结构。在半导体基板10产生的热介由与半导体基板10的背面的漏极焊盘接合的金属基底板而从冷却翅片的翅片部散热，并且从接合有半导体基板10的正面的端子销49的金属棒散热。
188.对实施方式1的半导体装置30的动作进行说明。如果在将相对于源极电极(al电极膜47)为正的电压(正向电压)施加于漏极电极52的状态下，向栅极电极39施加栅极阈值电压以上的电压，则在p型基区34的沿着栅极沟槽37的部分形成沟道(n型的反转层)。由此，从n
+
型漏极区31通过沟道而朝向n
+
型源极区35的电流流通，mosfet(半导体装置30)导通。
189.另一方面，在源极-漏极之间施加正向电压的状态下，在栅极电极39施加小于栅极阈值电压的电压时，通过在有源区1中，第1p
+
型区域61、第2p
+
型区域62和p型基区34与n型电流扩散区33和n-型漂移区32的pn结反向偏置，从而使mosfet维持关断状态。此时，耗尽层从该pn结扩展，使施加在位于比该pn结靠近源极电极侧的位置的栅极沟槽37的底面的电场缓和。
190.进一步地，在mosfet关断时，从有源区1的上述pn结扩展的耗尽层，通过以包围有源区1周围的方式形成的p型flr区域24与n-型漂移区32的pn结，从而使边缘终端区2向外侧(芯片端部侧)横向地延伸。仅根据使边缘终端区2朝向外侧而耗尽层延伸的部分，就能够确保基于碳化硅的绝缘击穿电场强度和耗尽层宽度(从有源区1朝向芯片端部的方向(环状的p型flr区域24的法线方向上)的宽度)的预定耐压。
191.另外，在mosfet关断时，通过对漏极电极52施加相对于源极电极(al电极膜47)为负的电压，从而能够使电流在寄生二极管沿正向流通，该寄生二极管由第1p
+
型区域61、第2p
+
型区域62和p型基区34与n型电流扩散区33和n-型漂移区32的pn结形成。例如，在mosfet为逆变器用设备的情况下，作为用于保护mosfet自身的续流二极管而能够使用内置于该半导体基板10的内部的寄生二极管。
192.接下来，对实施方式1的半导体装置30的制造方法进行说明。图7～16是表示实施方式1的半导体装置的制造过程中的状态的截面图。在图7～15中示出有源区1(参照图2)。在图16中，虽然仅示出一个构成flr 20(参照图2)的p型flr区域24，但是如上所述flr 20由相同构成的多个p型flr区域24构成。图1、图2的边缘终端区2和中间区域3的各部分与具有与形成于有源区1的各部分相同的杂质浓度和深度的各部分同时形成。
193.首先，如图7所示，作为由碳化硅构成的n
+
型起始基板(半导体晶片)71，准备例如氮(n)掺杂的碳化硅单晶基板。接下来，在n
+
型起始基板71的正面使以低于n
+
型起始基板71的浓度掺杂有氮的第1n-型外延层72外延生长。第1n-型外延层72的厚度t1在耐压为3300v等级的情况下为例如30μm左右，在耐压为1200v等级的情况下为例如10μm左右。
194.接下来，如图8所示，通过光刻和例如al等p型杂质的离子注入，从而在有源区1中的第1n-型外延层72的表面区域形成第1p
+
型区域61和成为第2p
+
型区域62的一部分的p
+
型区域91。此时，在第1n-型外延层72的表面区域，与第1p
+
型区域61同时地形成各p
+
型区域91，该各p
+
型区域91成为中间区域3的外周p
+
型区域62a和构成边缘终端区2的flr 20的多个p型flr区域24的各第1区域21的一部分。
195.接下来，通过光刻和例如氮等n型杂质的离子注入，从而在有源区1中的第1n-型外延层72的表面区域形成成为n型电流扩散区33的一部分的n型区域92。此时，在中间区域3和边缘终端区2中的第1n-型外延层72的表面区域，与成为n型电流扩散区33的一部分的n型区域92同时地形成成为外周n型电流扩散区33a的一部分的n型区域92。也可以将n型区域92和p
+
型区域61、p
+
型区域91的形成顺序进行替换。
196.在边缘终端区2中的彼此相邻的第1区域21之间形成成为外周n型电流扩散区33a的一部分的n型区域92。在有源区1中，彼此相邻的p
+
型区域61、p
+
型区域91之间的距离d2为例如1.5μm左右。对于p
+
型区域61、p
+
型区域91而言，例如深度d1为0.5μm左右，杂质浓度为3.0
×
10
18
/cm3以上且7.0
×
10
18
/cm3以下的程度。n型区域92的深度d3例如为0.4μm左右，n型区域92的杂质浓度例如为5.0
×
10
16
/cm3以上且1.0
×
10
17
/cm3以下的程度。
197.第1n-型外延层72中的未被离子注入的部分成为n-型漂移区32。在边缘终端区2中，在成为外周n型电流扩散区33a的一部分的n型区域92的外侧(芯片端部侧)的端部与芯片区域(在切割半导体晶片后成为半导体芯片的区域)的端部之间残留n-型漂移区32(第1n-型外延层72的未被离子注入的部分)，并且n-型漂移区32在第1n-型外延层72的表面露出。
198.接下来，如图9所示，在第1n-型外延层72上进一步以例如0.5μm左右的厚度t2使掺
杂有例如氮等n型杂质的n-型外延层外延生长，而使第1n-型外延层72成为预定厚度。第1n-型外延层72的增厚的部分72a的杂质浓度也可以为例如3
×
10
15
/cm3。边缘终端区2的n-型漂移区32在深度方向z上对置的部分与第1n-型外延层72的增厚的部分72a连结。
199.接下来，如图10所示，通过光刻和al等p型杂质的离子注入，从而在有源区1中的第1n-型外延层72的增厚的部分72a形成成为第2p
+
型区域62的一部分的p
+
型区域93。此时，在第1n-型外延层72的增厚的部分72a，与该p
+
型区域93同时地形成各p
+
型区域93，该各p
+
型区域93成为中间区域3的外周p
+
型区域62a以及构成边缘终端区2的flr 20的多个p型flr区域24的各第1区域21的一部分。
200.接下来，通过光刻和例如氮等n型杂质的离子注入，从而在有源区1中的第1n-型外延层72的增厚的部分72a形成成为n型电流扩散区33的一部分的n型区域94。此时，在中间区域3和边缘终端区2中的第1n-型外延层72的增厚的部分72a，与成为n型电流扩散区33的一部分的n型区域94同时地形成成为外周n型电流扩散区33a的一部分的n型区域94。
201.第1n-型外延层72增厚的部分72a中的未被离子注入的部分成为n-型漂移区32。在边缘终端区2中，在成为外周n型电流扩散区33a的一部分的n型区域94的外侧(芯片端部侧)的端部与芯片区域的端部之间残留n-型漂移区32(第1n-型外延层72的增厚的部分72a的未被离子注入的部分)，并且n-型漂移区32在第1n-型外延层72的增厚的部分72a的表面露出。
202.将在深度方向z上邻接的p
+
型区域91、p
+
型区域93彼此连结，而形成第2p
+
型区域62、外周p
+
型区域62a和多个p型flr区域24的各第1区域21。将在深度方向z上邻接的n型区域92、n型区域9294彼此连结，而形成n型电流扩散区33和外周n型电流扩散区33a。p
+
型区域93和n型区域94的杂质浓度等条件例如分别与p
+
型区域91和n型区域92相同。也可以将p
+
型区域93和n型区域94的形成顺序进行替换。
203.接下来，如图11所示，在第1n-型外延层72上，使掺杂有例如氮等n型杂质的第2n-型外延层73(73a)外延生长。接下来，如图12所示，通过光刻和al等p型杂质的离子注入，在有源区1中的第2n-型外延层73a，以在深度方向z上贯通第2n-型外延层73a的方式形成成为p型基区34的一部分(p型基区34a)的p型区域95。p型区域95的杂质浓度为例如1.0
×
10
17
/cm3以上且8.0
×
10
18
/cm3以下的程度。
204.此时，在第2n-型外延层73(73a)，与成为p型基区34a的p型区域95同时地形成各p型区域95，该各p型区域95成为中间区域3的外周p型基区34c和构成边缘终端区2的flr 20的多个p型flr区域24的各第2区域22的一部分。接下来，在第2n-型外延层73a进一步使掺杂有例如氮等n型杂质的第2n-型外延层73b外延生长，而使第2n-型外延层73(73a,73b)达到预定厚度t3。
205.接下来，通过光刻和al等p型杂质的离子注入，在有源区1中的第2n-型外延层73(73b)形成成为p型基区34的一部分(p型基区34b)的p型区域96。此时，在第2n-型外延层73b，与成为p型基区34b的p型区域96同时地形成各p型区域96，该各p型区域96成为中间区域3的外周p型基区34c和构成边缘终端区2的flr 20的多个p型flr区域24的各第2区域22的一部分。
206.第2n-型外延层73a、第2n-型外延层73b的杂质浓度均为例如4.0
×
10
17
/cm3左右。将第2n-型外延层73a、第2n-型外延层73b层叠而形成预定厚度t3的第2n-型外延层73。第2n-型外延层73的厚度t3为例如1.1μm以下的程度。将在深度方向z上邻接的p型区域95、p型区域
96彼此连结，而形成p型基区34、外周p型基区34c和多个p型flr区域24的各第2区域22。
207.第2n-型外延层73a、第2n-型外延层73b各自的厚度，为分别通过以离子方式注入到第2n-型外延层73a、第2n-型外延层73b而形成的p型区域95、p型区域96在深度方向z上贯通的厚度。在第2n-型外延层73的预定厚度t3为使通过离子注入而形成的p型基区34贯通的厚度的情况下，也可以不分为第2n-型外延层73a、第2n-型外延层73b这两个层使第2n-型外延层73堆积(外延生长)，而在一个层内使第2n-型外延层73堆积为预定厚度t3。
208.其理由如下。在现有结构(参照图20)中，在使成为p型基区234的p型外延层273外延生长的时刻，处于p型基区234与通过以离子方式注入到n-型外延层272的内部而形成的第2p
+
型区域262在深度方向z上接触的状态。另一方面，在实施方式1中，例如，假如将在一个层内堆积而成的第2n-型外延层73的厚度t3、或分为两个层堆积而成的第2n-型外延层73a、第2n-型外延层73b的各个厚度设置得过厚。
209.在这种情况下，通过离子注入到在一个层内堆积而成的第2n-型外延层73的内部而形成的p型基区34、外周p型基区34c、多个p型flr区域24的各第2区域22无法成为贯通第2n-型外延层73的深度。或者，通过分别离子注入到分为两个层堆积而成的第2n-型外延层73a、第2n-型外延层73b的内部而形成的p型区域95、p型区域96无法成为分别贯通第2n-型外延层73a、第2n-型外延层73b的深度。
210.由于在p型基区34与第1n-型外延层72的内部的第2p
+
型区域62之间残留的n-型区域(n-型漂移区32)，会使p型基区34与第2p
+
型区域62断开。因此，在一个层内堆积第2n-型外延层73的情况下，其厚度t3可以薄到使由离子注入形成的p型基区34贯通第2n-型外延层73的程度，优选为沟道(n型的反转层)所需的厚度(例如，0.5μm左右)以上且0.8μm以下的程度。
211.因此，在一个层内堆积而成的第2n-型外延层73的厚度t3、或者分为两个层堆积而成的第2n-型外延层73a、第2n-型外延层73b的各厚度，与例如现有结构的成为p型基区234的p型外延层273的厚度t201(参照图20)相比变薄。通过到此为止的工序，制作在n
+
型起始基板71上仅依次层叠n-型外延层(第1n-型外延层72、第2n-型外延层73)而成的n型的半导体基板10(半导体晶片)。
212.边缘终端区2的n-型漂移区32在深度方向z上对置的部分与第2n-型外延层73连结。第2n-型外延层73中的未被离子注入的部分成为n-型漂移区32。在边缘终端区2中，在外周p型基区34c与最内周的第2区域22之间、彼此相邻的第2区域22之间、以及最外周的第2区域22与芯片端部之间，残留n-型漂移区32，并且n-型漂移区32在第2n-型外延层73的表面露出。
213.接下来，如图13所示，在不同的条件下重复进行将光刻和离子注入设为一组的工序。由此，在有源区1中的第2n-型外延层73的表面区域形成n
+
型源极区35和p
++
型接触区36。在边缘终端区2中的第2n-型外延层73的表面区域形成n
+
型截断区25。n
+
型源极区35、p
++
型接触区36和n
+
型截断区25的形成顺序可以替换。
214.此时，在第2n-型外延层73的表面区域，与p
++
型接触区36同时地形成各p
+
型区域(未图示)，该各p
+
型区域成为中间区域3的外周p
++
型接触区36a、以及构成边缘终端区2的flr 20的多个p型flr区域24的各第3区域23。第3区域23的杂质浓度为例如1.0
×
10
17
/cm3以上且5.0
×
10
20
/cm3以下的程度。如上所述，使分别形成于第1n-型外延层72(72a)、第2n-型外延层73(73a、73b)且在深度方向z上邻接的第1区域21～第三区域23全部连结而形成各p型
flr区域24。
215.在深度方向z上邻接的第1区域21、第二区域22、第三区域23彼此之间，因第1区域21、第二区域22、第三区域23的形成所用的离子注入用掩模的位置对准(alignment)精度，导致在法线方向(图16的横向)上必然产生彼此0.1μm左右的错位。由此，能够使彼此相邻的p型flr区域24的间隔实质上变短。在深度方向z上邻接的第1区域21、第二区域22、第三区域23彼此的错位的大小为例如0.05μm以上且0.3μm以下的程度。第1区域21、第二区域22、第三区域23的宽度(环状的p型flr区域24的法线方向上的宽度)大致相同。大致相同的宽度是指，在包含因工艺的偏差导致的允许误差的范围内相同的宽度。
216.在图16中，省略对在对通过向第1n-型外延层72的最初堆积而成的部分(参照图8)的离子注入以及向增厚的部分72a(参照图9)的离子注入而分两次形成的第1区域21之间(p
+
型区域91、p
+
型区域93之间)的法线方向上的错位的图示。省略对通过分别向第2n-型外延层73a、第2n-型外延层73b(参照图12、图13)的离子注入而分两次形成的第2区域22之间(p型区域95、p型区域96之间)的法线方向上的错位的图示。
217.如果在深度方向z上邻接的部分flr(第1区域21、第二区域22、第三区域23)之间产生了法线方向上的错位，则在该错位的部位电场局部地变高。因此，例如在将实施方式1的flr 20应用于将硅作为半导体材料的半导体装置的情况下，在产生了法线方向上的错位的部位的部分flr与n-型漂移区的pn结发生雪崩击穿，易于因从雪崩击穿的产生部位朝向源极电极流入的电子电流(以下，记为雪崩电流)而产生破坏。
218.因雪崩电流导致的破坏的主要原因之一，是由于硅的pn结面的内建电压小至0.6v，从而易于产生寄生动作。在将硅作为半导体材料的半导体装置为mosfet的情况下，作为mosfet的寄生二极管的正向电流而流通雪崩电流，由于因寄生二极管动作产生的经年劣化而易于破坏。在将硅作为半导体材料的半导体装置为igbt的情况下，由于igbt的寄生晶闸管因雪崩电流而导通从而易于破坏。
219.另外，在将实施方式1的flr 20应用于将硅作为半导体材料的半导体装置的情况下，在高温(例如，200℃以上)动作时，在深度方向z上邻接的部分flr之间产生了法线方向上的错位的部位受到因漏电流导致的不良影响变大，变得更易于破坏。具体而言，由于在200℃下的高温动作，漏电流增加到10ma以上，即，导致破坏。另一方面，如上所述碳化硅的带隙比硅的带隙宽，因此将碳化硅作为半导体材料的半导体装置即使在高温动作时漏电流也小。
220.在实施方式1中，即使由于在深度方向z上邻接的部分flr之间的法线方向上的错位而存在局部地电场高的部位，由于碳化硅的带隙宽，因此漏电流也不会增加。除此之外，碳化硅的pn结面的内建电压高达3v～5v的程度，因此难以引起寄生动作，难以产生破坏。因此，考虑到在深度方向z上邻接的部分flr之间的法线方向上的错位量，来设定构成p型flr区域24的部分flr的杂质浓度和/或层叠数即可。
221.例如，通过增加构成p型flr区域24的部分flr的层叠数，使p型flr区域24变深，因此变得难以受到由电荷产生的不良影响，即使在深度方向z上邻接的部分flr之间产生了法线方向上的错位也不易破坏。另外，由于不易受到由电荷产生的不良影响，因此也可以在边缘终端区2中，使第1保护膜50的厚度薄到5μm左右和/或(现有结构的边缘终端区202的保护膜250的厚度为10μm左右)、设置氮化膜(sin膜)来替代第1保护膜50。
222.构成p型flr区域24的部分flr的杂质浓度为例如1
×
10
16
/cm3以上的程度即可，可以与有源区1的mosfet的某一p型区域同时形成而成为与该p型区域大致相同的杂质浓度，也可以被设定用于flr 20。构成p型flr区域24的多个部分flr的杂质浓度也可以均大致相同，也可以各自不同。大致相同的杂质浓度是指在包括因工艺的偏差导致的允许误差的范围内相同的杂质浓度。
223.例如，在如上所述将p型flr区域24的第1区域21、第二区域22、第三区域23分别与第2p
+
型区域62、p型基区34和p
++
型接触区36同时形成的情况下，第1区域21、第二区域22、第三区域23的杂质浓度，分别为例如5
×
10
18
/cm3左右、4
×
10
17
/cm3左右和3
×
10
20
/cm3左右。第1区域21、第二区域22、第三区域23的厚度也可以为大致相同。大致相同的厚度是指在包括因工艺的偏差导致的允许误差的范围内相同的厚度。
224.也可以在对使厚度进一步变薄而多层地堆积而成的多个n-型外延层分别通过离子注入来形成部分flr，而使构成p型flr区域24的部分flr的层叠数增加。越使形成部分flr的n-型外延层的厚度变薄，越能够使在n-型外延层通过离子注入而形成的部分flr的深度方向z的p型杂质浓度一样(box profile)。杂质浓度一样是指，在包括因工艺的偏差导致的允许误差的范围内相同的杂质浓度。
225.接下来，对通过离子注入形成的全部的扩散区(第1p
+
型区域61、第2p
+
型区域62、n型电流扩散区33、p型基区34、n
+
型源极区35、p
++
型接触区36、外周n型电流扩散区33a、外周p型基区34c、外周p
++
型接触区36a、p型flr区域24和n
+
型截断区25)，通过在例如1700℃左右的温度下两分钟左右的热处理来进行杂质活化。可以将所有的扩散区的杂质活化一起在一次热处理中进行，也可以按每次离子注入来进行热处理。
226.接下来，如图14所示，通过光刻和蚀刻从半导体基板10的正面贯通n
+
型源极区35、p型基区34和n型电流扩散区33，而形成到达第1p
+
型区域61的栅极沟槽37。接下来，如图15所示，沿着半导体基板10的正面(n
+
型源极区35、p
++
型接触区36和外周p
++
型接触区36a的表面)和栅极沟槽37的内壁(侧壁和底面)形成栅极绝缘膜38。
227.栅极绝缘膜38例如可以是通过在氧(o2)气氛中在1000℃左右的温度下使半导体表面热氧化而形成的热氧化膜，也可以是通过高温氧化(hto：high temperature oxide)形成的堆积膜。接下来，以嵌入到栅极沟槽37的内部的方式，在半导体基板10的正面堆积(形成)例如磷(p)掺杂的多晶硅层且将其选择性的除去，仅将成为栅极电极39的部分残留在栅极沟槽37的内部。
228.另外，在将上述多晶硅层的一部分作为栅极电极39残留的同时，也可以将该多晶硅层的一部分作为栅极多晶硅布线层82而残留。在这种情况下，在形成栅极绝缘膜38后，在堆积磷掺杂的多晶硅层之前，在中间区域3和边缘终端区2中的半导体基板10的正面上形成场氧化膜81。虽然在图2中省略图示，但是也可以在半导体基板10的正面与场氧化膜81之间残留栅极绝缘膜38。
229.接下来，在半导体基板10的整个正面，以例如1μm的厚度形成覆盖栅极电极39和栅极多晶硅布线层82的例如bpsg(boro-phospho-silicate glass：硼磷硅玻璃)等和/或psg等层间绝缘膜40。接下来，通过光刻和蚀刻，在有源区1中形成在深度方向z上贯通层间绝缘膜40和栅极绝缘膜38的接触孔40a、接触孔40b。在中间区域3中形成在深度方向z上贯通层间绝缘膜40的接触孔40c。
230.在接触孔40a使有源区1的n
+
型源极区35和p
++
型接触区36露出。在接触孔40b使外周p
++
型接触区36a露出。在接触孔40c使栅极多晶硅布线层82露出。接下来，通过热处理使层间绝缘膜40平坦化(回流)。接下来，形成仅覆盖有源区1中的层间绝缘膜40的第1tin膜42。接下来，在半导体基板10的正面的在接触孔40a露出的部分形成nisi膜41。另外，作为与半导体基板10的背面欧姆接触的漏极电极52而形成nisi膜。
231.接下来，以覆盖nisi膜41和第1tin膜42的方式，将第1ti膜43、第2tin膜44和第2ti膜45依次层叠，而以覆盖有源区1的几乎整个面的方式形成势垒金属46。接下来，在第2ti膜45上堆积al电极膜47。与al电极膜47同时地，与al电极膜47分离地在层间绝缘膜40上形成栅极焊盘(未图示)，在接触孔40c的内部在栅极多晶硅布线层82上形成栅极金属布线层83。
232.接下来，在漏极电极52的表面将例如ti膜、ni膜和金(au)膜依次层叠而形成漏极焊盘(未图示)。接下来，在半导体基板10的整个正面形成包括聚酰亚胺的第1保护膜50，利用第1保护膜50覆盖al电极膜47、栅极焊盘和栅极金属布线层83。
233.接下来，选择性地除去第1保护膜50，而在第1保护膜50的不同的开口部使al电极膜47和栅极焊盘分别露出。接下来，在一般的镀覆前处理之后，通过一般的镀覆处理，从而在al电极膜47的在第1保护膜50的开口部露出的部分(源极焊盘)形成镀膜48。接下来，通过热处理(bake：烘烤)使镀膜48干燥。接下来，形成包括聚酰亚胺的第2保护膜51，覆盖镀膜48与第1保护膜50之间的边界。
234.接下来，通过热处理(cure：固化)使聚酰亚胺膜(第1保护膜50、第2保护膜51)的强度提高。接下来，在镀膜48上分别通过焊料层接合端子销49。也在栅极焊盘之上，与al电极膜47上的布线结构同时地依次形成第1保护膜、镀膜和第2保护膜，形成通过焊料层接合有端子销的布线结构。其后，通过将半导体基板10(半导体晶片)切割(切断)而使各个芯片区域单片化，从而完成图1、图2所示的mosfet(半导体装置30)。
235.以上，如说明的那样，根据实施方式1，通过仅堆积n-型外延层而制作半导体基板，从而由n-型外延层构成有源区的mosfet的主要的部分(沟道附近)。由此，能够形成结晶性良好并且杂质浓度低的沟道，因此能够使施加于栅极沟槽的底面的电场缓和的第1p
+
型区域、第2p
+
型区域之间的jfet(junction fet)电阻降低，使导通损耗降低。
236.另外，根据实施方式1，通过仅堆积n-型外延层而制作半导体基板，从而能够将在多层堆积而成的n-型外延层通过离子注入而形成的p型flr区域以包围有源区的周围的同心状配置为多个来形成flr。因此，无需如现有结构(参照图20)那样在边缘终端区中的半导体基板的正面形成用于露出n-型外延层的台阶，半导体基板的整个正面成为从有源区连续到芯片端部的平坦面。
237.另外，在现有结构中，在将flr 220设为空间调制型的情况下，重复如上所述用于形成构成flr 220的p-型区域221和p
‑‑
型区域222的离子注入变得复杂，离子注入用掩模的位置对准困难。另一方面，根据实施方式1，通过在每次多层堆积n-型外延层而形成不同杂质浓度的部分flr，使该部分flr在深度方向上多个邻接而形成p型flr区域，从而能够容易地调节p型flr区域的深度方向上的杂质浓度分布。
238.另外，根据实施方式1，容易增减构成p型flr区域的部分flr的层叠数，并且能够通过增减构成p型flr区域的部分flr的层叠数，从而容易地调节从半导体基板的正面起算的p型flr区域的深度。例如，越使构成p型flr区域的部分flr的层叠数增加而使从半导体基板
的正面起算的p型flr区域的深度变深，则越能够在维持了耐压的状态下使边缘终端区的长度(法线方向上的宽度)变窄。
239.另一方面，使构成p型flr区域的部分flr的层叠数变少，而使p型flr区域从半导体基板的正面起，在与使在有源区中施加于栅极沟槽的底面的电场缓和的第1p
+
型区域、第2p
+
型区域相比更浅的位置终止，从而能够在对半导体元件施加了超负荷时，使电场在有源区集中。由此，能够确保半导体元件的安全动作区域(rbsoa:reverse bias safe operating area反偏安全工作区)。
240.这样，根据实施方式1，能够容易地调节p型flr区域的杂质浓度和/或深度，能够简易地形成完成度高的耐压结构(flr)。由于耐压结构的完成度高，从而能够提高半导体装置的可靠性。另外，不会产生如在现有结构那样用于在半导体基板的正面形成台阶的蚀刻工序和/或因该蚀刻而废弃的材料(成为p型基区的p型外延层的一部分)，因此能够经济性优异且确保稳定的耐压结构。
241.(实施方式2)
242.接下来，对实施方式2的半导体装置的结构进行说明。图17～19是表示实施方式2的半导体装置的耐压结构的一例的截面图。在图17～19中，虽然将构成实施方式2的半导体装置100a～100c的边缘终端区的flr101a～101c的p型flr区域102a～102c分别逐一地表示，但是实施方式2的flr101a～101c也与实施方式1的flr20(参照图2)同样地由以同心状包围有源区的周围的同一构成的多个p型flr区域102a～102c构成。
243.图17～19所示的实施方式2的半导体装置100a～100c与实施方式1的半导体装置30(图2、图16)的不同之处在于，沿深度方向z邻接而构成p型flr区域的多个部分flr(p型区域)中的至少一个的宽度(法线方向上的宽度)相对宽。例如，也可以将配置于距离半导体基板10的正面越深的位置则宽度越宽的第1区域21a～第3区域23a(部分flr)在深度方向z上邻接的3层结构的p型flr区域102a多个配置为包围有源区的周围的同心状而构成flr101a(图17)。
244.另外，也可以将配置于距离半导体基板10的正面越深的位置则宽度越窄的第1区域21b～第3区域23b(部分flr)在深度方向z上邻接的3层结构的p型flr区域102b多个配置为包围有源区的周围的同心状而构成flr101b(图18)。也可以将配置于距离半导体基板10的正面起沿深度方向z越比中央的第2区域(部分flr)22c深的位置和浅的位置则分别宽度越宽的第1区域(部分flr)21c、第3区域(部分flr)23c邻接的3层结构的p型flr区域102c多个配置为包围有源区的周围的同心状而构成flr101c(图19)。
245.通过将多个部分flr的宽度进行各种改变，从而进一步使p型flr区域102a～102c的杂质浓度的调节变容易。在上述的实施方式2中的flr101a～101c中，在从有源区1到达边缘终端结构2的半导体基板10的面内方向上，宽度最宽的部分flr成为两端均比其他部分flr突出的构成。在这种情况下，宽度最宽的部分flr决定相邻的p型flr区域102a～102c的间隔，因此即使部分flr的各层的位置对准偏离也能够稳定地得到高耐压。
246.对于在深度方向z上邻接的部分flr之间的法线方向的位置(图17～19的横向)，优选使宽度最宽的部分flr以在法线方向上向内侧和外侧分别比其他部分flr至少突出0.05μm以上的方式形成。在深度方向z上邻接的部分flr之间的法线方向的位置的差距根据要求耐压而进行各种改变。另外，在如图19那样设置多个宽度最宽的部分flr的情况下，能够在
第1区域(部分flr)21c、第3区域(部分flr)23c中得到与实施方式1同样的效果，并且在第2区域(部分flr)22c中得到由实施方式2所示的效果。
247.以上，如说明的那样，根据实施方式2，使在深度方向上邻接而构成一个p型flr区域的多个部分flr中的至少一个部分flr的宽度相对地变宽。由此，即使在深度方向上邻接而构成一个p型flr区域的多个部分flr中的一个以上在p型flr区域的法线方向上从预定位置偏离地形成，也能够通过宽度相对宽的部分flr，使全部的部分flr在深度方向上可靠地邻接。由此，flr的完成度进一步变高，因此能够进一步地得到与实施方式1同样的效果。
248.以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内能够进行各种改变。例如，即使在采用了碳化硅以外的宽带隙半导体来替代将碳化硅设为半导体材料的情况下，也能够应用本发明。另外，本发明即使使导电型(n型、p型)反转也同样成立。
249.工业上的可利用性
250.如上所述，本发明的半导体装置和半导体装置的制造方法，对控制高电压和/或大电流的功率半导体装置是有用的。

技术特征：
1.一种半导体装置，其特征在于，具有供主电流流通的有源区和包围所述有源区的周围的终端区，所述半导体装置具备：半导体基板，其包括带隙比硅的带隙宽的半导体；第1导电型的第1半导体区域，其设置于所述半导体基板的内部；第2导电型的第2半导体区域，其在所述有源区中设置于所述半导体基板的第1主面与所述第1半导体区域之间；预定的元件结构，其在所述有源区中由所述第2半导体区域与所述第1半导体区域的pn结形成；第1电极，其与所述第2半导体区域电连接；第2电极，其设置于所述半导体基板的第2主面；以及第2导电型耐压区，其在所述终端区中的所述半导体基板的第1主面与所述第1半导体区域之间，与所述元件结构分离，并且以包围所述有源区的周围的同心状彼此分离地设置有多个，所述半导体基板的第1主面从所述有源区直到所述终端区是平坦面，所述半导体基板具有形成所述半导体基板的第1主面的第1导电型外延层，所述第2半导体区域和所述第2导电型耐压区是将预定导电型的杂质导入到所述第1导电型外延层而成的扩散区，所述第1半导体区域是所述第1导电型外延层的除了所述扩散区以外的部分，并且所述第1半导体区域在彼此相邻的所述第2导电型耐压区之间到达所述半导体基板的第1主面。2.根据权利要求1所述的半导体装置，其特征在于，多个所述第2导电型耐压区分别具有在深度方向上邻接的多个第2导电型区域。3.根据权利要求1或2所述的半导体装置，其特征在于，所述半导体装置还具备第1导电型区域，所述第1导电型区域在所述终端区中设置于所述第1半导体区域的内部，与多个所述第2导电型耐压区接触并且杂质浓度高于所述第1半导体区域的杂质浓度。4.根据权利要求2所述的半导体装置，其特征在于，在深度方向上邻接的多个所述第2导电型区域彼此的法线方向的位置互相错开0.05μm以上且0.3μm以下。5.根据权利要求2～4中任一项所述的半导体装置，其特征在于，在深度方向上邻接的多个所述第2导电型区域之中，至少一个所述第2导电型区域的法线方向上的宽度与其他所述第2导电型区域的法线方向上的宽度不同。6.根据权利要求2～4中任一项所述的半导体装置，其特征在于，在深度方向上邻接的多个所述第2导电型区域之中，至少一个所述第2导电型区域的杂质浓度与其他所述第2导电型区域的杂质浓度不同。7.根据权利要求2～4中任一项所述的半导体装置，其特征在于，在所述终端区，在深度方向上邻接地设置有三个以上的所述第2导电型区域，在深度方向上邻接的三个以上的所述第2导电型区域之中，处于所述第2导电型耐压区的深度方向的中央部分的所述第2导电型区域的杂质浓度低于其他所述第2导电型区域的杂质浓度。8.根据权利要求2～4中任一项所述的半导体装置，其特征在于，所述元件结构还具备：第1导电型的第3半导体区域，其选择性地设置于所述半导体基板的第1主面与所述第2
半导体区域之间；沟槽，其贯通所述第3半导体区域和所述第2半导体区域而到达所述第1半导体区域；栅极电极，其隔着栅极绝缘膜设置于所述沟槽的内部；第2导电型的第4半导体区域，其在所述半导体基板的第1主面与所述第2半导体区域之间，选择性地设置于比所述第3半导体区域距离所述沟槽更远的位置，并且杂质浓度高于所述第2半导体区域的杂质浓度；以及第2导电型高浓度区域，其选择性地设置于所述第1半导体区域的内部，位于比所述沟槽的底面靠近所述半导体基板的第2主面侧，并且杂质浓度高于所述第2半导体区域的杂质浓度，在所述终端区，在深度方向上邻接地设置有三个所述第2导电型区域，在深度方向上邻接的三个所述第2导电型区域之中：最接近所述半导体基板的第1主面的所述第2导电型区域具有与所述第4半导体区域的杂质浓度相同的杂质浓度；距离所述半导体基板的第1主面最远的所述第2导电型区域具有与所述第2导电型高浓度区域相同的杂质浓度；其余的所述第2导电型区域具有与所述第2半导体区域的杂质浓度相同的杂质浓度。9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述元件结构还具备：第1导电型的第3半导体区域，其选择性地设置于所述半导体基板的第1主面与所述第2半导体区域之间；沟槽，其贯通所述第3半导体区域和所述第2半导体区域而到达所述第1半导体区域；栅极电极，其隔着栅极绝缘膜设置于所述沟槽的内部；以及第2导电型高浓度区域，其选择性地设置于所述第1半导体区域的内部，位于比所述沟槽的底面靠近所述半导体基板的第2主面侧的位置，并且杂质浓度高于所述第2半导体区域的杂质浓度，所述第2导电型耐压区从所述半导体基板的第1主面起，在比所述第2导电型高浓度区域深的位置终止。10.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述元件结构还具备：第1导电型的第3半导体区域，其设置于所述半导体基板的第1主面与所述第2半导体区域之间；沟槽，其贯通所述第3半导体区域和所述第2半导体区域而到达所述第1半导体区域；栅极电极，其隔着栅极绝缘膜设置于所述沟槽的内部；以及第2导电型高浓度区域，其选择性地设置于所述第1半导体区域的内部，位于比所述沟槽的底面靠近所述半导体基板的第2主面侧的位置，并且杂质浓度高于所述第2半导体区域的杂质浓度，所述第2导电型耐压区从所述半导体基板的第1主面起，在比所述第2导电型高浓度区域浅的位置终止。11.根据权利要求9或10所述的半导体装置，其特征在于，所述第2导电型高浓度区域具有：
第1高浓度区域，其在深度方向上与所述沟槽的底面对置；以及第2高浓度区域，其与所述第1高浓度区域和所述沟槽分离，并且与所述第2半导体区域接触。12.一种半导体装置的制造方法，其特征在于，所述半导体装置具备有源区和终端区，所述有源区在包括带隙比硅宽的半导体的半导体基板设置有由第1导电型的第1半导体区域与第2导电型的第2半导体区域的pn结形成的预定的元件结构，所述终端区包围所述有源区的周围，所述半导体装置的制造方法包括：第1工序，使形成所述半导体基板的第1主面的第1导电型外延层外延生长；第2工序，在所述有源区中将预定的杂质导入到所述第1导电型外延层的表面区域而形成至少成为所述第2半导体区域的扩散区，并形成所述元件结构，所述元件结构包括所述第2半导体区域与所述第1半导体区域的所述pn结，该第1半导体区域是所述有源区中的所述第1导电型外延层的除了所述扩散区以外的部分；以及第3工序，在所述终端区中的所述第1导电型外延层的表面区域，与所述元件结构分离并以包围所述有源区的周围的同心状彼此分离地形成多个第2导电型耐压区域，并且在彼此相邻的所述第2导电型耐压区域之间残留成为所述第1半导体区域的所述第1导电型外延层，在所述第1工序中，形成将多个所述第1导电型外延层多层地堆积而成的层叠结构，从所述有源区直到所述终端区平坦地形成所述半导体基板的第1主面，在所述第3工序中，在多个所述第1导电型外延层分别形成第2导电型区域，使多个所述第2导电型区域在深度方向上邻接而形成所述第2导电型耐压区。13.根据权利要求12所述的半导体装置的制造方法，其特征在于，在所述第2工序中，在多个所述第1导电型外延层中的一个所述第1导电型外延层形成所述第2半导体区域，在所述第3工序中，在多个所述第1导电型外延层之中，在形成所述第2半导体区域的所述第1导电型外延层，与所述第2半导体区域同时地形成所述第2导电型区域。

技术总结
提供制作(制造)简单，并且可靠性高的半导体装置和半导体装置的制造方法。半导体基板在n


技术研发人员：星保幸
受保护的技术使用者：富士电机株式会社
技术研发日：2021.07.23
技术公布日：2022/3/8