具有模制集成散热器的3D堆叠管芯封装的制作方法

具有模制集成散热器的3d堆叠管芯封装
技术领域
1.各个方面总地涉及半导体芯片封装制造领域。更特别地，器件以及在堆叠芯片封装中创建用于改进热量消散的器件的方法。


背景技术：

2.3d堆叠芯片封装面临消散热量的挑战。例如，诸如高带宽存储器（hbm）的3d堆叠集成电路（ic）封装可以包括在堆叠芯片之间和/或管芯之间的空腔之间应用热交界材料（tim），用于横向热量路径消散。因为堆叠芯片封装可以具有更长的热量消散路径，所以为了稳健的热消散和器件可靠性，减少热量消散路径是合期望的。
附图说明
3.在附图中，相同的参考字符贯穿不同的视图一般指代相同的部分。附图不一定是按比例的，取而代之一般将重点放在说明本发明的原理上。应当理解，附图是本发明的示例性方面的图解性和示意性表示，并且既不是限制性的，也不一定按本发明的比例绘制。
4.在以下描述中，参考以下附图描述了本发明的各个方面，其中：图1a示出了根据一些方面的堆叠芯片封装中的示例性模制集成散热器；图1b示出了根据一些方面的堆叠芯片封装中的模制集成散热器层的示例性俯视图；图1c示出了根据一些方面的堆叠芯片封装中的模制集成散热器层的示例性俯视图；图2示出了根据一些方面的堆叠芯片封装中的模制集成散热器层的示例性俯视图；图3a-3f示出了根据一些方面的在堆叠芯片封装中制造模制集成散热器的示例性方法。
5.图4a-4j示出了根据一些方面的在堆叠芯片封装中制造模制集成散热器的示例性方法。
6.图5示出了图示根据一些方面的在堆叠芯片封装中制造模制集成散热器的示例性方法的流程图。
具体实施方式
7.以下详细描述涉及附图，所述附图通过图示的方式示出了其中实践本公开的方面的各方面的具体细节和方面。
8.词语“示例性”在本文用来意指“充当示例、实例或说明”。说明书和权利要求中的词语“多个”和“多种”指代大于一的数量。术语“组”、“集”、“序列”等指代等于或大于一的数量。没有明确地声明“多个”或“多种”的任何以复数形式表达的术语类似地指代等于或大于一的数量。术语“较小子集”指代包含少于集合所有元素的集合的子集。本文利用的任何向
mold vias，tmv）118耦合到封装衬底102。
16.图2图示了包括多个无源部件的半导体芯片封装200的俯视图。芯片封装200类似于图1a-1c中描述的封装。芯片封装200包括垂直堆叠的至少两个芯片110。上导电框架108”（未示出）包围第三芯片110c（未示出）（见图1a）。上导电板106”耦合到上导电框架108”和第三芯片110c。例如，导电板106”可以耦合到第三芯片110c的热tsv 114（未示出）。第四芯片110d和上导电板106”被直接放置在第三芯片110c的顶部上并在相对于第三芯片110c的垂直位置中。上导电板106”可以延伸以至少部分包围第四芯片110b。第四芯片110d和上导电板106”可以耦合到热交界层、集成散热器和/或冷却风扇（未示出）以消散热量。芯片110、导电框架108和导电板106之间的空间可以用模制材料116填充。芯片封装200还可以包括集成电压调节器202、电源管理模块204和去耦电容器206。电压调节器202、电源管理模块204和去耦电容器206可以设置在封装衬底102上，并通过图2中未示出的通孔和布线耦合到芯片110。例如，诸如电压调节器202、电源管理模块204和/或电容器206之类的热消散无源部件以邻近和/或更靠近堆叠芯片封装200内的芯片110的方式附接可以导致通过减小的ac电感回路的改进电性能。
17.图3a-3f图示了在堆叠芯片封装中形成模制集成散热器的方法的透视图。图3a图示了例如通过焊料回流工艺或热压结合工艺定位在封装衬底303上的芯片302。图3b图示了定位在封装衬底303上的芯片302周围的导电框架306。例如，在封装衬底303上附接预形成的金属框架，例如铜或铝框架。图3c图示了被模制材料304围绕的定位在封装衬底303上的芯片302和导电框架306。例如，可以使用压缩或注射模制工艺将模制材料304设置在芯片302、衬底303和导电框架306之上。通过模制和/或表面抛光工艺使芯片302和导电框架306的顶表面暴露。芯片302表面上的tsv 314也被暴露。替代地，导电框架306可以在模制工艺之后在封装衬底303上芯片302周围形成。例如，蚀刻工艺可以用于在模制材料304中切割雕刻出用于框架306的空间，随后是焊膏印刷或电镀工艺。图3d图示了定位在导电框架306和芯片302上的导电板308。导电板308被定位成留下芯片302顶表面的暴露部分。导电板308可以连接到芯片302的热tsv 314（图3c中所示）。图3e图示了定位在模制材料304上的延伸导电板308a，从而为第二芯片302b投射占用区（footprint）。延伸的导电板308a可以耦合到第一导电框架306、导电板308和芯片302。图3f图示了直接定位在第一芯片302a顶部并在导电板308和延伸的导电板308a内的第二芯片302b。第二芯片302b可以电耦合到第一芯片302a和第一框架306。附加地，可以在定位第二芯片302之后应用第二模制工艺。
18.图4a-4j图示了在堆叠芯片封装中形成模制集成散热器的方法的截面图视图。图4a图示了在封装衬底402之上设置干膜抗蚀剂（dfr）层406。dfr层406的部分被显影404以限定导电框架的空间。例如，可以使用层压、光刻显影或蚀刻工艺来对dfr进行设置和显影。图4b图示了移除未显影的dfr层406并将芯片408定位在已显影的dfr层404内并电耦合到封装衬底402。例如，使用焊料回流或热压结合工艺将芯片408附接到衬底402。图4c将模制材料410设置在芯片406之上，并且直到显影的dfr 404。图4d图示了使模制材料410平坦化以暴露显影的dfr 404和芯片406的顶表面。附加地，用导电框架412替换显影的dfr 404，该导电框架412通过例如电镀工艺或焊膏印刷工艺被定位成包围芯片406。模制材料410可以使用机械研磨工艺来平坦化。图4e图示了在图4d的芯片封装之上对第二dfr 414进行设置和显影。移除未显影的dfr层以暴露芯片406的热tsv。例如，第二dfr 414可以使用层压、光刻显
影或蚀刻工艺直接设置在芯片406、导电框架412和模制层410之上。图4f图示了在芯片406的暴露表面之上形成导电板416。导电板416可以耦合到芯片406的热tsv。例如，使用焊膏印刷或电镀工艺形成导电板416。图4g图示了移除显影的dfr层414并将第二芯片418附接到第一芯片406。例如，使用蚀刻工艺移除显影的dfr 414，并使用回流或热压结合工艺附接芯片418。图4h图示了在导电板416和芯片418之上设置第二模制材料层420。例如，使用压缩、注射或传递模塑工艺来设置模塑层420。图4i图示了使模制材料层420平坦化，以暴露芯片418和导电板416的顶表面。例如，使用机械研磨工艺来移除模制层420的一部分。图4j图示了使用图4a-4i中概述的步骤的具有四个堆叠芯片的堆叠芯片封装400。
19.图5示出了图示根据一些方面的制造堆叠芯片封装的方法的示例性方法500的流程图。如图5中所示，方法500包括在封装衬底上电耦合导电框架，其中第一导电框架包括第一框架开口（502），将第一芯片定位在第一框架开口内并将第一芯片电耦合到封装衬底上，其中第一芯片包括第一定向（504），将至少一个导电板电耦合到第一导电框架和第一芯片的顶表面，其中所述至少一个导电板被定位成留下第一芯片的顶表面的暴露部分（506），并且将第二芯片的底表面电耦合到第一芯片的顶表面，其中第二芯片包括不同于第一定向的第二定向（508）。
20.在堆叠芯片封装中集成模制散热器改进了热消散。例如，在包括模制集成散热器的3d堆叠集成电路封装中，可以缩短热量消散路径。彼此垂直堆叠芯片允许更短的热量消散路径。堆叠芯片封装的每个芯片被导电框架围绕。例如，芯片和导电框架可以耦合到封装衬底。导电框架包围芯片。导电板可以直接耦合在导电框架和芯片的顶部上。例如，导电板可以耦合到芯片的热通孔。导电板可以不耦合到任何其他芯片并且用于消散热量。诸如框架、板和芯片之类的元件之间的间隙可以用封围或模制材料填充。导电框架和导电板在芯片之上形成容器，在两个导电板之间的顶部处具有开口。导电框架不与芯片直接接触。两个导电板与导电框架和芯片二者的顶表面直接接触。
21.如前所述，导电板直接在第一框架和第一芯片之上形成导电平面。导电板包括间隙或开口以暴露第一芯片的表面，使得第二芯片可以在开口中耦合到第一芯片。第二芯片直接垂直定位在第一芯片之上。导电板可以延伸以至少部分包围第二芯片。第二导电框架直接耦合到导电板。第二对导电板以与第一导电板附接到第一导电框架和第一芯片几乎相同的方式直接耦合到第二导电框架和第三芯片。第二导电板可以至少部分包围设置在第三芯片上的第四芯片。
22.例如，导电框架可以耦合到封装衬底。芯片可以在导电框架内耦合到封装衬底，使得导电框架包围芯片的外围。导电框架的底表面和芯片的底表面耦合到封装衬底。一对导电板与导电框架的顶表面的一部分和芯片的顶表面的一部分直接接触。导电板处于导电框架和芯片之上的平面中。导电板可以以这样的方式延伸穿过导电框架和芯片，使得导电框架的顶表面的一部分和芯片的顶表面的一部分暴露。后续芯片可以定位在导电框架和芯片的暴露顶表面上。后续芯片可以至少部分被导电框架包围。后续芯片可以电耦合到导电框架和芯片。后续芯片可以在与第一芯片不同的方向上定向。例如，后续芯片可以相对于芯片垂直定向。导电板可以以这样的方式延伸并直接定位在导电框架和芯片上，使得包围后续芯片。
23.配置有相对于彼此正交定位的交替芯片的堆叠芯片封装可以改进器件中的热量
流动和/或热消散。包括导电框架和导电板的散热器可以围绕芯片并且跨越芯片、诸如硅管芯，并且连接到芯片的热交界面。集成模制散热器可以包括对应于垂直堆叠芯片的垂直堆叠散热器。
24.集成模制散热器提供了高效的热消散。与由于热消散不足而限制堆叠管芯数量的常规3d管芯堆叠封装相比，高效的热消散允许器件小型化和/或性能改进。集成模制散热器由于其高效的热消散而允许增加的3d管芯堆叠层次。
25.附加地，集成模制散热器可以提供改进的电性能，诸如信号和电源完整性。噪声屏蔽（例如电磁和/或射频干扰）和电源去耦可以集成为解决方案的一部分。例如，集成模制散热器可以通过导电框架和导电板从封装衬底和/或芯片耦合到参考电压、例如接地参考电压（vss），用于噪声屏蔽。在一方面中，如前所述，封装上电压调节器可以邻近堆叠配置被包括。该解决方案还可以包括去耦电容器和电源管理模块。
26.用于改进热消散的模制集成散热器可以包括模制衬底。例如，模制衬底可以包括一个或多个聚合物层，其包括环氧树脂和/或硅复合物。
27.堆叠芯片封装可以包括几种不同类型的芯片。例如，芯片封装可以包括4个不同的芯片。芯片可以包括顶表面和底表面，其中顶表面和底表面是芯片的相对侧。例如，第一堆叠芯片可以是中央处理单元（cpu）或平台控制器中枢（pch）。第一堆叠芯片可以包括至少部分延伸通过第一堆叠芯片的底表面和顶表面的多个硅通孔（tsv）。tsv促进数据信号传输、电源和/或接地参考电压连接。第一堆叠芯片可以通过其底表面耦合到封装衬底。包围第一堆叠芯片的第一导电框架可以由铜层、锡-银（snag）焊料复合物或纳米颗粒复合物制成。例如，碳纳米管复合物可以包围第一堆叠芯片的外围。第一导电框架通过模制层与第一堆叠芯片间隔开。例如，第一导电框架和第一堆叠芯片之间的间距的范围可以从100到近似2mm。第一导电板集合可以坐落于第一导电框架上，并且延伸穿过第一堆叠芯片的顶表面的一部分。导电板可以与芯片的热tsv直接接触，以促进从芯片的热消散。替代地，热tsv可以不与耦合到第一堆叠芯片的底表面的金属再分布层（rdl）物理接触。
28.第二堆叠芯片可以是几种不同类型的芯片之一。例如，第二堆叠芯片可以是存储器件。第二堆叠芯片可以包括顶表面和底表面。第二堆叠芯片的底表面可以耦合到第一堆叠芯片的顶表面的tsv。第二堆叠芯片可以相对于第一堆叠芯片的定向在垂直方向上定向。连接到第一堆叠芯片和第一导电框架的导电板可以部分包围第二堆叠芯片的外围。第一导电板集合可以通过模制层与第二堆叠芯片分离。例如，第一导电板和第二堆叠芯片之间的间距的范围可以从25到近似2mm。第二堆叠芯片可以包括至少部分延伸通过顶表面和底表面的多个硅通孔（tsv），以促进数据信号传输、电源和/或接地参考电压连接。
29.第三堆叠芯片可以是几种不同类型的芯片之一。例如，第三堆叠芯片可以是存储器件。第三堆叠芯片可以包括顶表面和底表面。第三堆叠芯片的底表面可以耦合到第二堆叠芯片的顶表面的tsv。第三堆叠芯片可以在与第二堆叠芯片的方向相比不同的方向上定向。例如，第三堆叠芯片可以在与第一堆叠芯片的方向的平行方向上定向。第三堆叠芯片可以包括至少部分延伸通过顶表面和底表面的多个硅通孔（tsv），以促进数据信号传输、电源和/或接地参考电压连接。第二导电框架可以由多种材料制成。例如，框架可以由铜层、锡-银（snag）焊料复合物或纳米颗粒复合物制成。例如，碳纳米管复合物。例如，框架可以耦合到第二导电板集合并包围第三堆叠芯片的外围。第二导电框架通过模制层与第三堆叠芯片
间隔开。例如，第二导电框架和第三堆叠芯片之间的间距的范围可以从25到近似2mm。第二导电板集合坐落于第二导电框架上，并延伸穿过第三堆叠芯片的顶表面的一部分。第二导电板集合可以与第三堆叠芯片的顶表面的tsv接触，以促进远离第三堆叠芯片的热消散。一些tsv可能不与耦合到第三堆叠芯片底表面的金属再分布层（rdl）物理接触。
30.第四堆叠芯片可以是几种不同类型的芯片之一。例如，第四堆叠芯片可以是存储器件。第四堆叠芯片包括顶表面和底表面。第四堆叠芯片的底表面耦合到第三堆叠芯片的顶表面的tsv。第四堆叠芯片可以定位在与第二堆叠芯片相似的方向上。例如，第四堆叠芯片的方向可以平行于第二堆叠芯片的方向。第二导电板集合可以部分包围第四堆叠芯片的外围。第二导电板集合可以包括包围第四堆叠芯片的延伸导电板。第二导电板集合可以通过模制层与第四堆叠芯片间隔开。例如，第二导电板集合和第四堆叠芯片之间的间距的范围可以从25到近似2mm。第二导电板集合相对于第四堆叠芯片的顶表面是平面的，并且与用于热消散的系统散热部和/或冷却风扇和/或热管的热交界层接触。
31.包括模制集成散热器的堆叠芯片封装可以通过封装衬底接触焊盘和金属布线耦合到接地参考电压或电源电压，用于电磁噪声屏蔽。例如，芯片封装可以从主板或印刷电路板耦合到接地参考电压（vss）或电源参考电压（vcc）源。该器件可以进一步包括无源部件，诸如去耦电容器。附加地，该器件可以包括邻近堆叠芯片的电压调节器和电源管理模块，用于通过减小的ac电感回路的改进电性能。
32.虽然以上描述和连接图可以将电子器件部件描绘为单独的元件，但是技术人员将领会将分立元件组合或集成到单个元件中的各种可能性。这样可以包括组合两个或更多个电路以便形成单个电路，将两个或更多个电路安装到公共芯片或机箱上以形成集成元件，在公共处理器核上执行分立软件部件等。相反，技术人员将认识到将单个元件分离成两个或更多个分立元件的可能性，诸如将单个电路拆分成两个或更多个单独电路、将芯片或机箱分离成最初在其上提供的分立元件、将软件部件分离成两个或更多个区段并在单独的处理器核上执行每个区段等。
33.应领会，本文详述的方法的实现本质上是说明性的，并且因此被理解为能够在对应的器件中实现。同样，应领会，本文详述的器件的实现被理解为能够被实现为对应的方法。因此，应理解，对应于本文详述的方法的器件可以包括被配置为执行相关方法的每个方面的一个或多个部件。
34.以上描述中定义的所有首字母缩略词附加地在本文包括的所有权利要求中有效。
35.以下示例公开了本公开的各个方面：示例1是一种芯片封装，包括：衬底，包括衬底表面；第一芯片，包括第一芯片表面和多个热通孔，其中第一芯片耦合到衬底；至少部分围绕第一芯片的导电框架，其中导电框架耦合到衬底，其中第一芯片和导电框架具有基本上相同的高度，其中衬底表面的剩余部分覆盖在具有与第一芯片和导电框架相同高度的封围材料层中；定位在第一芯片表面的第一部分上的第二芯片，其中第二芯片被定位成暴露第一芯片表面的至少一个暴露部分，其中所述至少一个暴露部分包括所述多个热通孔中的至少一个；以及定位在所述至少一个暴露部分上的至少一个导电板，其中导电板耦合到所述多个热通孔中的至少一个和导电框架。
36.在示例2中，示例1的主题可以可选地进一步包括，其中导电框架包括铜层。
37.在示例3中，示例1或2的主题，其中导电框架包括多个锡-银（snag）焊料复合物。
38.在示例4中，示例1至3的主题可以可选地进一步包括，其中导电框架包括多个纳米颗粒复合物。
39.在示例5中，示例1至4的主题可以可选地进一步包括，其中所述多个纳米颗粒复合物包括碳纳米管复合物。
40.在示例6中，示例1至5的主题可以可选地进一步包括，其中导电框架包括距第一芯片的距离。
41.在示例7中，示例1至6的主题可以可选地进一步包括，其中距第一芯片的距离包括从100到近似2mm的范围。
42.在示例8中，示例1至7的主题可以可选地进一步包括，其中所述至少一个导电板包括距第二芯片的距离。
43.在示例9中，示例1至8的主题可以可选地进一步包括，其中距第二芯片的距离包括从25到近似2mm的范围。
44.在示例10中，示例1至9的主题可以可选地进一步包括，其中第二芯片相对于第一芯片垂直定位。
45.示例11是一种形成芯片封装的方法，包括：在封装衬底上电耦合第一导电框架，其中第一导电框架包括第一框架开口；将第一芯片定位在第一框架开口内并将第一芯片电耦合在封装衬底上，其中第一芯片包括第一定向；将至少一个导电板电耦合到第一导电框架和第一芯片的顶表面，其中所述至少一个导电板被定位成留下第一芯片的顶表面的暴露部分；以及将第二芯片的底表面电耦合到第一芯片的顶表面，其中第二芯片包括不同于第一定向的第二定向。
46.在示例12中，示例11的主题可以可选地进一步包括，其中导电框架包括铜层。
47.在示例13中，示例11和12的主题可以可选地进一步包括，其中导电框架包括多个锡-银（snag）焊料复合物。
48.在示例14中，示例11至13的主题可以可选地进一步包括，其中导电框架包括多个纳米颗粒复合物。
49.在示例15中，示例11至14的主题可以可选地进一步包括，其中所述多个纳米颗粒复合物包括碳纳米管复合物。
50.在示例16中，示例11至15的主题可以可选地进一步包括，其中导电框架包括距第一芯片的距离。
51.在示例17中，示例11至16的主题可以可选地进一步包括，其中距第一芯片的距离包括从100到近似2mm的范围。
52.在示例18中，示例11至17的主题可以可选地进一步包括，其中所述至少一个导电板包括距第二芯片的距离。
53.在示例19中，示例11至18的主题可以可选地进一步包括，其中距第二芯片的距离包括从25到近似2mm的范围。
54.在示例20中，示例11至19的主题可以可选地进一步包括，其中第二芯片相对于第一芯片垂直定位。
55.示例21是一种形成芯片封装的方法，包括：在封装衬底上沉积第一干膜抗蚀剂层；
对第一干膜抗蚀剂层进行显影以形成第一框架空间；移除第一干膜抗蚀剂层的未显影部分；将第一芯片电子耦合到封装衬底，其中第一管芯定位在第一框架空间内并在第一方向上定向；在第一框架空间和第一芯片之上沉积模制层；移除过量的模制层以暴露第一框架空间的顶表面和第一芯片的顶表面；从框架空间替换显影的第一干膜抗蚀剂；在框架空间内形成导电框架；在芯片封装的顶表面之上沉积第二干膜抗蚀剂层；对第二干膜抗蚀剂层进行显影以形成至少一个导电板空间；移除第二干膜抗蚀剂层的未显影部分以创建导电板空间；在所述至少一个导电板空间中形成至少一个导电板空间，其中所述至少一个导电板空间跨越导电框架和第一芯片的顶表面的一部分；以及将第二芯片电子耦合到第一芯片的暴露表面，其中第二芯片在第二方向上定向。
56.在示例22中，示例21的主题可以可选地进一步包括，其中导电框架包括铜层。
57.在示例23中，示例21和22的主题可以可选地进一步包括，其中导电框架包括多个锡-银（snag）焊料复合物。
58.在示例24中，示例21至23的主题可以可选地进一步包括，其中导电框架包括多个纳米颗粒复合物。
59.在示例25中，示例21至24的主题可以可选地进一步包括，其中所述多个纳米颗粒复合物包括碳纳米管复合物。
60.在示例26中，示例21至25的主题可以可选地进一步包括，其中导电框架包括距第一芯片的距离。
61.在示例27中，示例21至26的主题可以可选地进一步包括，其中距第一芯片的距离包括从100到近似2mm的范围。
62.在示例28中，示例21至27的主题可以可选地进一步包括，其中所述至少一个导电板包括距第二芯片的距离。
63.在示例29中，示例21至28的主题可以可选地进一步包括，其中距第二芯片的距离包括从25到近似2mm的范围。
64.在示例30中，示例21至29的主题可以可选地进一步包括，其中第二芯片相对于第一芯片垂直定位。
65.示例31是一种存储指令的非暂时性计算机可读介质，所述指令当被通信器件的一个或多个处理器执行时，使得通信器件执行示例11至30中的任何一个的方法。
66.虽然已经参考具体实施例特别地示出和描述了本发明，但是本领域技术人员应该理解，在不脱离如由所附权利要求限定的本发明的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，本发明的范围由所附权利要求来指示，并且因此，在权利要求的等同含义和范围内的所有改变都旨在被包括在内。

技术特征：
1.一种芯片封装，包括：衬底，包括衬底表面；第一芯片，包括第一芯片表面和多个热通孔，其中第一芯片耦合到衬底；至少部分围绕第一芯片的导电框架，其中导电框架耦合到衬底，其中第一芯片和导电框架具有基本上相同的高度，其中衬底表面的剩余部分覆盖在具有与第一芯片和导电框架相同高度的封围材料层中；定位在第一芯片表面的第一部分上的第二芯片，其中第二芯片被定位成暴露第一芯片表面的至少一个暴露部分，其中所述至少一个暴露部分包括所述多个热通孔中的至少一个；和定位在所述至少一个暴露部分上的至少一个导电板，其中导电板耦合到所述多个热通孔中的至少一个和导电框架。2.根据权利要求1所述的芯片封装，其中导电框架包括铜层。3.根据权利要求1所述的芯片封装，其中导电框架包括多个锡-银（snag）焊料复合物。4.根据权利要求1所述的芯片封装，其中导电框架包括多个纳米颗粒复合物。5.根据权利要求4所述的芯片封装，其中所述多个纳米颗粒复合物包括碳纳米管复合物。6.根据权利要求1至5中任一项所述的芯片封装，其中导电框架包括距第一芯片的距离。7.根据权利要求6所述的芯片封装，其中距第一芯片的距离包括从100到近似2mm的范围。8.根据权利要求1至5中任一项所述的芯片封装，其中所述至少一个导电板包括距第二芯片的距离。9.根据权利要求8所述的芯片封装，其中，距第二芯片的距离包括从25到近似2mm的范围。10.根据权利要求1至5中任一项所述的芯片封装，其中第二芯片相对于第一芯片垂直定位。11.一种形成芯片封装的方法，包括：在封装衬底上电耦合第一导电框架，其中第一导电框架包括第一框架开口；将第一芯片定位在第一框架开口内并将第一芯片电耦合在封装衬底上，其中第一芯片包括第一定向；将至少一个导电板电耦合到第一导电框架和第一芯片的顶表面，其中所述至少一个导电板被定位成留下第一芯片的顶表面的暴露部分；和将第二芯片的底表面电耦合到第一芯片的顶表面，其中第二芯片包括不同于第一定向的第二定向。12.根据权利要求11所述的方法，其中导电框架包括铜层。13.根据权利要求11所述的方法，其中导电框架包括多个锡-银（snag）焊料复合物。14.根据权利要求11所述的方法，其中导电框架包括多个纳米颗粒复合物。15.根据权利要求14所述的方法，其中所述多个纳米颗粒复合物包括碳纳米管复合物。
16.根据权利要求11至15中任一项所述的方法，其中导电框架包括距第一芯片的距离。17.根据权利要求16所述的方法，其中距第一芯片的距离包括从100到近似2mm的范围。18.根据权利要求11至15中任一项所述的方法，其中所述至少一个导电板包括距第二芯片的距离。19.根据权利要求18所述的方法，其中，距第二芯片的距离包括从25到近似2mm的范围。20.根据权利要求11至15中任一项所述的方法，其中第二芯片相对于第一芯片垂直定位。21.一种形成芯片封装的方法，包括：在封装衬底上沉积第一干膜抗蚀剂层；对第一干膜抗蚀剂层进行显影以形成第一框架空间；移除第一干膜抗蚀剂层的未显影部分；将第一芯片电子耦合到封装衬底，其中第一管芯定位在第一框架空间内并在第一方向上定向；在第一框架空间和第一芯片之上沉积模制层；移除过量的模制层以暴露第一框架空间的顶表面和第一芯片的顶表面；从框架空间替换显影的第一干膜抗蚀剂；在框架空间内形成导电框架；在芯片封装的顶表面之上沉积第二干膜抗蚀剂层；对第二干膜抗蚀剂层进行显影以形成至少一个导电板空间；移除第二干膜抗蚀剂层的未显影部分以创建导电板空间；在所述至少一个导电板空间中形成至少一个导电板空间，其中所述至少一个导电板空间跨越导电框架和第一芯片的顶表面的一部分；和将第二芯片电子耦合到第一芯片的暴露表面，其中第二芯片在第二方向上定向。22.根据权利要求21所述的方法，其中导电框架包括铜层。23.根据权利要求21所述的方法，其中导电框架包括多个锡-银（snag）焊料复合物。24.根据权利要求21所述的方法，其中导电框架包括多个纳米颗粒复合物。25.根据权利要求21所述的方法，其中所述多个纳米颗粒复合物包括碳纳米管复合物。

技术总结
提供了具有模制集成散热器的3D堆叠管芯封装。一种芯片封装，包括：衬底；包括热通孔的第一芯片，其中第一芯片耦合到衬底；导电框架，其至少部分地围绕第一芯片并耦合到衬底，其中第一芯片和导电框架具有基本上相同的高度，其中暴露的衬底表面被覆盖在具有相同高度的封围材料层中；第二芯片，以这样的方式定位在第一芯片表面的第一部分上，使得暴露第一芯片表面的至少一部分，其中至少一个暴露部分包括热通孔；以及定位在至少一个暴露部分上的至少一个导电板，其中导电板耦合到第一芯片的导电框架和热通孔。架和热通孔。架和热通孔。


技术研发人员：汪晓莹 康忠斌 谢目荣 林涑玲
受保护的技术使用者：英特尔公司
技术研发日：2021.08.04
技术公布日：2022/3/8