半导体装置及其制造方法与流程

半导体装置及其制造方法
1.相关申请
2.本技术享有以日本专利申请2020-150749号(申请日：2020年9月8日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
3.本发明的实施方式涉及一种半导体装置及其制造方法。


背景技术：

4.近年来，将形成有半导体元件的2片晶圆贴合的混合接合技术被引入到cmos(complementary metal oxide semiconductor，互补金氧半导体)图像传感器或非易失性半导体存储器中。在此情况下，用来与外部连接的打线接合用电极垫例如在使衬底薄膜化后，以在芯片的最上面露出的方式形成。
5.然而，打线接合时的机械应力有可能会破坏半导体元件或配线等。


技术实现要素：

6.实施方式提供一种能够抑制由打线接合所产生的应力的影响的半导体装置及其制造方法。
7.本实施方式的半导体装置具备：第1芯片，设置有存储单元阵列；及第2芯片，与该第1芯片接合，且设置有控制存储单元阵列的控制电路。第1芯片具有衬底、焊垫、第1构造体、及第2构造体。衬底配置于第2芯片的接合面的相反侧，且包含：第1面，与对向的接合面之间设置有存储单元阵列；第2面，与该第1面为相反侧；及开口部，在第1区域中从第2面到达第1面。焊垫设置于开口部内。第1构造体设置于第1面与接合面之间，且与焊垫电连接。第2构造体在第1区域中设置于第1面与接合面之间。
附图说明
8.图1是表示半导体装置的构造的一例的剖视图。
9.图2是表示柱状部的构造的一例的剖视图。
10.图3是表示半导体装置的制造方法的一例的剖视图。
11.图4是表示半导体装置的制造方法的一例的剖视图。
12.图5是表示第1实施方式的半导体装置的构成的剖视图。
13.图6是表示第1实施方式的构造体及塞孔的配置的俯瞰图。
14.图7～图14是表示第1实施方式的半导体装置的制造方法的剖视图。
15.图15是表示比较例的半导体装置的构成的剖视图。
16.图16是表示第2实施方式的半导体装置的构成的剖视图。
17.图17是表示第2实施方式的构造体及塞孔的配置的俯瞰图。
18.图18是表示第3实施方式的半导体装置的构成的剖视图。
19.图19是表示第3实施方式的构造体及塞孔的配置的俯瞰图。
20.图20是表示第4实施方式的半导体装置的构成的剖视图。
21.图21是表示第5实施方式的半导体装置的构成的剖视图。
22.图22～图27是表示第5实施方式的半导体装置的制造方法的剖视图。
具体实施方式
23.以下，参照附图对本发明的实施方式进行说明。本实施方式并不对本发明进行限定。在以下的实施方式中，半导体衬底的上下方向表示以设置有半导体元件的面为上时的相对方向，有时不同于基于重力加速度的上下方向。附图是示意图或概念图，各部分的比率等不一定与实际相同。在说明书及附图中，针对上文中就已经提到的附图所述的要素，标注相同符号，适当省略详细说明。
24.(第1实施方式)
25.图1是表示半导体装置的构造的一例的剖视图。图1的半导体装置是阵列芯片1与电路芯片2贴合而成的三维存储器。阵列芯片1是第1芯片的例子，电路芯片2是第2芯片的例子。
26.阵列芯片1具备：包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如为氧化硅膜或氮化硅膜。层间绝缘膜13例如为氧化硅膜、或包含氧化硅膜及其它绝缘膜的积层膜。
27.电路芯片2设置于阵列芯片1下。符号s表示阵列芯片1与电路芯片2的贴合面。贴合面s是第1贴合面的例子。电路芯片2具备层间绝缘膜14、及层间绝缘膜14下的衬底15。层间绝缘膜14例如为氧化硅膜、或包含氧化硅膜及其它绝缘膜的积层膜。衬底15例如为硅衬底等半导体衬底。
28.图1示出了与衬底15的表面平行且相互垂直的x方向及y方向、以及与衬底15的表面垂直的z方向。在本说明书中，将+z方向看作上方向，将-z方向看作下方向。-z方向可与重力方向一致，也可不与重力方向一致。
29.阵列芯片1具备多个字线wl及源极线sl作为存储单元阵列11内的电极层。图1示出了存储单元阵列11的阶梯构造部21。各字线wl经由接触插塞22而与字配线层23电连接。贯通多个字线wl的各柱状部cl经由塞孔24而与位线bl电连接，且与源极线sl电连接。源极线sl包含作为半导体层的第1层sl1、及作为金属层的第2层sl2。
30.电路芯片2具备多个晶体管31。各晶体管31具备：栅极电极32，介隔栅极绝缘膜而设置于衬底15上；以及未图示的源极扩散层及漏极扩散层，设置于衬底15内。另外，电路芯片2具备：多个接触插塞33，设置于这些晶体管31的栅极电极32、源极扩散层、或漏极扩散层上；配线层34，设置于这些接触插塞33上，且包含多个配线；及配线层35，设置于配线层34上，且包含多个配线。
31.电路芯片2还具备：配线层36，设置于配线层35上，且包含多个配线；多个塞孔37，设置于配线层36上；及多个金属焊垫38(第2贴合焊垫)，设置于这些塞孔37上。金属焊垫38例如为cu(铜)层或al(铝)层。电路芯片2作为控制阵列芯片1的动作的控制电路(逻辑电路)发挥功能。该控制电路包含晶体管31等，且与金属焊垫38电连接。
32.阵列芯片1具备：设置于金属焊垫38上的多个金属焊垫41(第1贴合焊垫)、及设置
于金属焊垫41上的多个塞孔42。另外，阵列芯片1具备：配线层43，设置于这些塞孔42上，且包含多个配线；及配线层44，设置于配线层43上，且包含多个配线。金属焊垫41例如为cu层或al层。
33.阵列芯片1还具备：设置于配线层44上的多个塞孔45、设置于这些塞孔45上或绝缘膜12上的金属焊垫46(连接端子)、及设置于金属焊垫46上或绝缘膜12上的钝化膜47。金属焊垫46例如为cu层或al层，作为图1的半导体装置的外部连接焊垫(接合焊垫)发挥功能。钝化膜47例如为氧化硅膜等绝缘膜，具有使金属焊垫46的上表面露出的开口部p(连接端子区域)。金属焊垫46可经由该开口部p，通过接合线、焊锡球、金属凸块等与安装衬底或其它装置连接。
34.图2是表示柱状部cl的构造的一例的剖视图。
35.如图2所示，存储单元阵列11具备交替地积层于层间绝缘膜13(图1)上的多个字线wl及多个绝缘层51。字线wl例如为w(钨)层。绝缘层51例如为氧化硅膜。
36.柱状部cl依序包含阻挡绝缘膜52、电荷累积层53、隧道绝缘膜54、通道半导体层55、及核心绝缘膜56。电荷累积层53例如为氮化硅膜，介隔阻挡绝缘膜52而形成于字线wl及绝缘层51的侧面。电荷累积层53可为多晶硅层等半导体层。通道半导体层55例如为多晶硅层，介隔隧道绝缘膜54而形成于电荷累积层53的侧面。阻挡绝缘膜52、隧道绝缘膜54、及核心绝缘膜56例如为氧化硅膜或金属绝缘膜。
37.图3及图4是表示半导体装置的制造方法的一例的剖视图。
38.图3示出了包含多个阵列芯片1的阵列晶圆w1、及包含多个电路芯片2的电路晶圆w2。阵列晶圆w1也称为“存储器晶圆”，电路晶圆w2也称为“cmos晶圆”。阵列晶圆w1是第1晶圆的例子，电路晶圆w2是第2晶圆的例子。
39.请留意图3的阵列晶圆w1的朝向与图1的阵列芯片1的朝向相反。在本实施方式中，通过将阵列晶圆w1与电路晶圆w2贴合而制造半导体装置。图3示出了为了进行贴合而反转朝向前的阵列晶圆w1，图1示出了为了进行贴合而反转朝向进行贴合及切割后的阵列芯片1。
40.在图3中，符号s1表示阵列晶圆w1的上表面，符号s2表示电路晶圆w2的上表面。请留意阵列晶圆w1具备设置于绝缘膜12下的衬底16。衬底16例如为硅衬底等半导体衬底。
41.在本实施方式中，首先，如图3所示，在阵列晶圆w1的衬底16上形成存储单元阵列11、绝缘膜12、层间绝缘膜13、阶梯构造部21、金属焊垫41等，在电路晶圆w2的衬底15上形成层间绝缘膜14、晶体管31、金属焊垫38等。例如，在衬底16上依序形成塞孔45、配线层44、配线层43、塞孔42、及金属焊垫41。另外，在衬底15上依序形成接触插塞33、配线层34、配线层35、配线层36、塞孔37、及金属焊垫38。接下来，如图4所示，通过机械压力将阵列晶圆w1与电路晶圆w2贴合。由此，层间绝缘膜13与层间绝缘膜14粘合在一起。接下来，在400℃下对阵列晶圆w1及电路晶圆w2进行退火。由此，将金属焊垫41与金属焊垫38接合在一起。
42.其后，通过cmp(chemical mechanical polishing，化学机械研磨)使衬底15薄膜化，通过cmp去除衬底16后，将阵列晶圆w1及电路晶圆w2切断成多个芯片。以此方式制造图1的半导体装置。图1示出了包含金属焊垫38的电路芯片2、及包含配置于金属焊垫38上的金属焊垫41的阵列芯片1。此外，金属焊垫46及钝化膜47例如在使衬底15薄膜化及去除衬底16后，形成于绝缘膜12上。
43.此外，虽然在本实施方式中将阵列晶圆w1与电路晶圆w2贴合，但也可取而代之将阵列晶圆w1彼此贴合。参照图1至图4于上文所述的内容、及参照图5至图20于下文所述的内容也可适用于阵列晶圆w1彼此的贴合。
44.另外，图1示出了层间绝缘膜13与层间绝缘膜14的交界面、及金属焊垫41与金属焊垫38的交界面，但进行所述退火后，一般无法观察到这些交界面。然而，这些交界面所处的位置例如可通过检测金属焊垫41的侧面及金属焊垫38的侧面的斜度、或金属焊垫41的侧面与金属焊垫38的位置偏差来推定。
45.此外，本实施方式的半导体装置可在切断成多个芯片后的图1的状态下成为交易对象，也可在切断成多个芯片前的图4的状态下成为交易对象。图1示出了芯片状态的半导体装置，图4示出了晶圆状态的半导体装置。在本实施方式中，由1个晶圆状的半导体装置(图4)制造多个芯片状的半导体装置(图1)。
46.以下，参照图5至图20，详细地对本实施方式的阵列芯片1进行说明，具体而言，详细地对本实施方式的金属焊垫46及其周边的构造进行说明。以下的说明也适用于本实施方式的电路晶圆w2。
47.图5是表示第1实施方式的半导体装置的构成的剖视图。
48.在图5中，与图1所示的构成相比，图4所示的衬底16并未被完全去除，而被薄膜化。另外，图1所示的绝缘膜12及源极线sl未示于图5中。另外，于图5中，还设置有构造体18及绝缘层61、62。符号111表示存储单元阵列11的积层体，符号112表示存储单元阵列11的柱状部。
49.如图5所示，阵列芯片1具备衬底16、金属焊垫46、塞孔45、构造体18、及绝缘层61、62。
50.衬底16配置于电路芯片2的贴合面(接合面)s的相反侧。另外，衬底16包含面f3、及与该面f3相反侧的面f4。面f3是与贴合面s对向的面，在面f3与贴合面s之间设置有存储单元阵列11。另外，衬底16在区域a1中还包含从面f4到达面f3的开口部16a。如下文所说明的那样，区域a1是通过打线接合wb而形成配线的区域。
51.金属焊垫46设置于开口部16a内。另外，金属焊垫46在区域a1中通过打线接合wb而电连接。在图5所示的例子中，金属焊垫46设置有2个。然而，金属焊垫46的数量并不限定于此。金属焊垫46的材料例如为铝(al)。
52.塞孔45设置于绝缘层61的面f1与贴合面s之间，且与金属焊垫46电连接。另外，如图5所示，塞孔45与作为控制电路的一部分的晶体管31连接。即，塞孔45与设置于电路芯片2的控制电路电连接。塞孔45例如与存储单元阵列11的柱状部112(例如，图1中的接触插塞22)大致同时地形成。因此，塞孔45的材料与接触插塞22的材料相同，例如为钨。此外，塞孔45并不限定于柱状部，也可为具有其它形状的构造体。该构造体也可包含与塞孔45连接的配线层等。
53.构造体18在区域a1中设置于绝缘层61的面f1与贴合面s之间。
54.如上所述，作为将半导体装置与外部安装衬底或装置等连接的方法之一，已知一种针对金属焊垫46通过打线接合wb形成配线的方法。关于打线接合wb，例如通过焊针等接合工具，对金属焊垫46施加一定时间的负荷。因此，打线接合时，会对半导体装置施加应力。此处，如区域a1所示，去除衬底16而设置有与晶体管31电连接的金属焊垫46。因此，存在区
域a1的强度降低的情况。例如，配置于开口部16a的正下方或周边的存储单元阵列11、晶体管31、塞孔45或配线层等有可能会受到应力的机械性破坏。
55.因此，在第1实施方式中，作为打线接合时的应力对抗膜发挥功能的构造体18设置于开口部16a的正下方。构造体18例如具有较高的刚性或牢固的构造。由此，能够提高耐负载性及耐冲击性。结果能够缓和打线接合时对半导体装置内施加的应力的影响。
56.在图5所示的例子中，构造体18是以与存储单元阵列11的积层体111对应的方式积层的积层体。如图2所说明的那样，存储单元阵列11具有积层体111，该积层体111包含沿与绝缘层61的面f1垂直的z方向交替积层的多个字线wl(导电层)及多个绝缘层51。因此，构造体18具有以与积层体111对应的方式交替积层的包含2种绝缘层181a、181b的积层体181。其原因在于，在存储单元阵列11的形成步骤中，与存储单元阵列11大致同时地形成构造体18(积层体181)。因此，绝缘层181a距离绝缘层61的面f1的位置及厚度与字线wl大致相同。另外，绝缘层181b距离绝缘层61的面f1的位置及厚度与绝缘层51大致相同。
57.另外，积层体181的2种绝缘层181a、181b中任一者与积层体111的绝缘层51相同。在图5所示的例子中，绝缘层181b例如为氧化硅膜。因此，绝缘层181b的材料与绝缘层51的材料相同。另一方面，绝缘层181a例如为氮化硅膜。氮化硅(sin)具有比层间绝缘膜13的氧化硅(sio2)高的强度。由此，构造体18具有高强度。
58.此处，作为存储单元阵列11的积层体111的形成方法，例如已知如下方法：从包含牺牲层及绝缘层51的积层体选择性地去除牺牲层，在产生的空腔内填充钨等金属。该牺牲层对应于绝缘层181a。因此，在形成存储单元阵列11直至将牺牲层替换成字线wl为止的步骤中，与存储单元阵列11大致同时地形成积层体181。
59.图6是表示第1实施方式的构造体18及塞孔45的配置的俯瞰图。图6是从图5的z方向观察开口部16a的图。在图6所示的例子中，针对1个金属焊垫46，以2行2列配置有塞孔45。
60.如图6所示，构造体18配置为不与塞孔45接触。即，在构造体18的绝缘层181a、181b与塞孔45之间设置有层间绝缘膜13。构造体18例如以在塞孔45的周边形成开口的方式形成。
61.另外，在图6所示的例子中，构造体18设置于金属焊垫46的范围内。然而，并不限定于此，也可设置于金属焊垫46的范围外。就强度的观点而言，构造体18优选配置得更广，但也可根据阵列芯片1内的其它构成的配置来变更。
62.如图5所示，绝缘层61以区域a1中金属焊垫46的至少一部分在衬底16的面f4侧露出的方式设置于开口部16a内。绝缘层61例如为氧化硅膜。绝缘层61包含面f1、及与该面f1相反侧的面f2。在图5所示的例子中，面f1与面f3大致平行，面f2与面f4大致平行。
63.绝缘层62以覆盖阵列芯片1与电路芯片2的连接部的方式设置于阵列芯片1及电路芯片2的侧面。在图5所示的例子中，用于将阵列芯片1与电路芯片2接合的金属焊垫38、41从层间绝缘膜13、14露出。通过使绝缘层62覆盖金属焊垫38、41，能够抑制制造步骤中的杂质混入等所导致的金属焊垫38、41的污染。绝缘层61例如为氧化硅膜。另外，更详细而言，绝缘层62的材料与绝缘层61的材料相同。其原因在于，如下文所说明的那样，一起形成了绝缘层61、62。此外，在图5中，设置有绝缘层62的阵列芯片1及电路芯片2的侧面对应于晶圆的外周侧面。另一方面，在图5中，与设置有绝缘层62的侧面为相反侧的侧面是连续的任意剖面。
64.接下来，对半导体装置的制造方法进行说明。
65.图7～图14是表示第1实施方式的半导体装置的制造方法的剖视图。
66.首先，如图7所示，在包含面f3及与该面f3相反侧的面f2f4的衬底16的面f3上形成存储单元阵列11及塞孔45，并且在面f3上的区域a1中形成构造体18。此外，请留意图7的阵列晶圆w1的朝向与图5的阵列芯片1的朝向相反。另外，更详细而言，如上所述，在形成存储单元阵列11的同时形成构造体18。
67.另外，如图3所说明的那样，在衬底15上形成晶体管31及配线等。
68.接下来，如图8所示，将阵列晶圆w1及电路晶圆w2贴合。即，将具有衬底16的阵列晶圆w1与形成有控制存储单元阵列11的控制电路的电路晶圆w2接合。另外，通过背面研磨(back grinding)对衬底16进行研削。另外，例如通过修整(trimming)等对阵列晶圆w1及电路晶圆w2的侧面ws进行研磨。侧面ws表示晶圆的外周侧面。通过侧面ws的研磨，在图8所示的例子中，使接合界面的金属焊垫38、41露出。
69.接下来，如图9所示，在区域a1中形成从衬底16的面f4到达面f3的开口部16a。例如，通过在衬底16的面f4上形成氧化硅膜，利用抗蚀剂掩模进行rie(reactive ion etching，反应性离子蚀刻)处理，而形成开口部16a。在该开口部16a的底部，塞孔45从层间绝缘膜13露出。
70.接下来，如图10所示，在面f4及开口部16a处形成铝膜46a。铝膜46a以沿着开口部16a的底部、以及衬底16的侧面及面f4的方式成膜。
71.接下来，如图11所示，利用抗蚀剂掩模对铝膜46a进行加工，在开口部16a内形成与塞孔45电连接的金属焊垫46。
72.接下来，如图12所示，形成覆盖衬底16的面f4、开口部16a、金属焊垫46及侧面ws的绝缘层63。由此，能够利用绝缘层63大致同时地覆盖从侧面ws露出的接合界面的金属焊垫38、41、以及衬底16的上表面及侧面。绝缘层63例如为氧化硅膜。例如使用teos(tetra-ethoxy silane，四乙氧基硅烷)等来形成绝缘层63。
73.接下来，如图13所示，通过cmp对绝缘层63的上表面进行研磨直至衬底16的面f4露出为止。由此，绝缘层63分离成绝缘层61及绝缘层62。即，同时形成设置于开口部16a内的绝缘层61、及设置于侧面ws的绝缘层62。绝缘层62以覆盖阵列晶圆w1与电路晶圆w2的连接部的方式设置于侧面ws。即，金属焊垫38、41在通过cmp进行研磨后，也保持被绝缘层62覆盖的状态不变。
74.接下来，如图14所示，在面f4及绝缘层61的上表面(面f2)上形成钝化膜47。例如，涂布pi(polyimide，聚酰亚胺)等厚膜抗蚀剂，进行曝光显影及rie加工。由此，能够形成使金属焊垫46露出的开口部p。其后，使其单片化，由此，图5的半导体装置完成。
75.如上所述，根据第1实施方式，金属焊垫46设置于进行打线接合的区域a1中的衬底16的开口部16a内。另外，构造体18在区域a1中设置于绝缘层61的面f1与贴合面s之间。构造体18具有高强度，能够抑制打线接合时对半导体装置施加的机械应力的影响。由此，即便对塞孔45的正上方的金属焊垫46进行打线接合，也能够抑制机械应力对塞孔45等的影响。另外，无需考虑打线接合时的应力，因此，也能够提高半导体元件或配线等的设计自由度。此外，打线接合后，开口部p或打线接合处可被聚酰亚胺或树脂等保护膜被覆。
76.另外，构造体18在存储单元阵列11的形成步骤中与存储单元阵列11大致同时地形成。因此，能够抑制用来形成构造体18的步骤数的增加。此外，构造体18并非必须通过用于
形成存储单元阵列11的步骤来形成。积层体181例如也可不同于存储单元阵列11而形成为牢固的积层体等。
77.图15是表示比较例的半导体装置的构成的剖视图。
78.作为未设置构造体18时抑制应力的影响的方法，考虑如下方法：如图15所示，将金属焊垫46以沿图15的横向(水平方向)引出的方式配置。于此情况下，在与塞孔45正上方的开口部16a分离而配置的开口部p中，进行打线接合wb。然而，需要确保开口部16a至开口部p的距离l。即，需要多余的配置空间来引出金属焊垫46，这妨碍了芯片尺寸的缩小。
79.相对于此，在第1实施方式中，能够直接通过打线接合wb而在区域a1内的开口部p处形成配线，无需将金属焊垫46沿横向引出。结果能够抑制芯片面积。
80.另外，在图15所示的比较例中，开口部16a的侧壁附近的金属焊垫46以高纵横比成膜。因此，金属焊垫46有可能在开口部16a的边缘处发生断线(断接)，而导致连接不良。另外，需要针对衬底16所产生的阶差形成金属焊垫46及绝缘层61a、61b等多层膜来引出金属焊垫46，步骤变得复杂。此外，绝缘层61a、61b例如为氧化硅膜。另外，在图6所示的构造中，在工艺上难以在芯片侧面上形成作为保护膜的绝缘层62。
81.相对于此，在第1实施方式中，金属焊垫46可沿着开口部16a内的面f1(平坦面)设置。金属焊垫46无需横向引出，因此，设置于面f1与面f2之间(面f3与面f4之间)。由此，能够抑制高纵横比所导致的金属焊垫46的断接。另外，绝缘层61从开口部16a内的面f1设置到面f2为止。即，绝缘层61的下表面(面f1)及上表面(面f2)分别与衬底16的面f3及面f4同一平面地设置。因此，能够更容易地形成金属焊垫46及绝缘层61，而无需使用复杂的多层膜。另外，能够与绝缘层61一起形成绝缘层62，能够使步骤共通化。结果能够更容易地形成绝缘层62。
82.(第2实施方式)
83.图16是表示第2实施方式的半导体装置的构成的剖视图。第2实施方式不同于第1实施方式的方面在于，构造体18配置为与塞孔45接触。
84.与第1实施方式的图5相比，在图16所示的例子中，构造体18跨及区域a1而连续地设置。另外，塞孔45以贯通构造体18的方式设置。
85.图17是表示第2实施方式的构造体18及塞孔45的配置的俯瞰图。
86.如图17所示，积层体181以与塞孔45接触的方式设置。绝缘层181a、182b是绝缘体，因此，即便与塞孔45接触，塞孔45间也不会发生短路。因此，不会影响包含晶体管31的控制电路的动作。另外，能够扩大构造体18的配置面积，能够提高构造体18的牢固性。另外，构造体18能够直接支撑塞孔45，能够进一步抑制应力对塞孔45的影响。结果能够进一步抑制打线接合时的应力的影响。
87.另外，在第2实施方式中，未设置有如第1实施方式的图6所示的塞孔45周边的构造体18的开口。因此，能够与存储单元阵列11的积层体111同样地大致均匀地形成积层体181。结果能够比第1实施方式更容易地形成构造体18。
88.第2实施方式的半导体装置的其它构成与第1实施方式的半导体装置的对应构成相同，因此，省略其详细说明。第2实施方式的半导体装置能够获得与第2实施方式相同的效果。
89.(第3实施方式)
90.图18是表示第3实施方式的半导体装置的构成的剖视图。第3实施方式不同于第1实施方式的方面在于，构造体18的积层体不包含金属层。
91.构造体18具有积层体182，该积层体182以与积层体111对应的方式交替积层，且包含从塞孔45电切断的多个金属层182a及多个绝缘层182b。其原因在于，在存储单元阵列11的形成步骤中，与存储单元阵列11大致同时地形成构造体18(积层体182)。因此，金属层182a距离面f1的位置及厚度与字线wl大致相同。另外，绝缘层182b距离面f1的位置及厚度与绝缘层51大致相同。
92.另外，金属层182a的材料与积层体111的字线wl的材料相同，例如为钨。金属层182a的钨的强度高于层间绝缘膜13的氧化硅。由此，构造体18具有高强度。另外，绝缘层182b的材料与积层体111的绝缘层51的材料相同。绝缘层182b例如为氧化硅膜。
93.在第3实施方式中，第1实施方式中作为牺牲层的绝缘层181a被替换成金属层182a。因此，在替换步骤也包括在内的存储单元阵列11的形成步骤中，与存储单元阵列11大致同时地形成积层体182。
94.图19是表示第3实施方式的构造体18及塞孔45的配置的俯瞰图。
95.如图19所示，构造体18配置为不与塞孔45接触。即，在构造体18的金属层182a与塞孔45之间设置有层间绝缘膜13。由此，能够抑制塞孔45间的短路。金属层182a例如为电浮动状态。构造体18例如以在塞孔45的周边形成开口的方式形成。
96.第3实施方式的半导体装置的其它构成与第1实施方式的半导体装置的对应构成相同，因此，省略其详细说明。第3实施方式的半导体装置能够获得与第1实施方式相同的效果。
97.(第4实施方式)
98.图20是表示第4实施方式的半导体装置的构成的剖视图。第4实施方式不同于第1实施方式的方面在于，构造体18并非积层体。
99.在图20所示的例子中，构造体18是以与存储单元阵列11的柱状部112对应的方式设置的柱状部183。存储单元阵列11具有以与积层体111连接的方式沿z方向设置的柱状部112。柱状部112例如为图1所示的接触插塞22。然而，并不限定于此，柱状部112也可为存储单元阵列11内的其它接触插塞。构造体18具有沿z方向设置的多个柱状部183。即，柱状部183以与柱状部112大致平行的方式设置。如图19所示，柱状部183不同于塞孔45，未与配线层44连接。因此，柱状部183是电浮动状态。
100.此外，柱状部183并不限定于金属，也可为绝缘体。在此情况下，与柱状部183大致同时形成的柱状部112的材料例如可与图1所示的柱状部cl或替换时为了支撑阶梯构造部21而设置的柱状部等的材料相同。此外，构造体18并非必须通过用于形成存储单元阵列11的步骤来形成。柱状部183例如也可不同于存储单元阵列11而形成为牢固的柱状部等。
101.第4实施方式的半导体装置的其它构成与第1实施方式的半导体装置的对应构成相同，因此，省略其详细说明。第4实施方式的半导体装置能够获得与第1实施方式相同的效果。另外，可将第1实施方式～第3实施方式与第4实施方式的半导体装置组合。在此情况下，构造体18可具有积层体181、182及柱状部183两者。
102.(第5实施例)
103.图21是表示第5实施方式的半导体装置的构成的剖视图。如图21所示，不同于第1
实施方式，阵列芯片1在设置于层间绝缘膜13的绝缘层中设置有焊垫开口部p，焊垫46设置于层间绝缘膜13上。
104.图21与图5所示的构成相比，图5所示的衬底16被完全去除。另外，在图21中，绝缘层61将层间绝缘膜13上表面上覆盖。
105.如图21所示，阵列芯片1具备金属焊垫46、塞孔45、构造体18、及绝缘层61、62。
106.绝缘层61配置于电路芯片2的贴合面(接合面)s的相反侧。另外，绝缘层61包含面f1、及与该面f1相反侧的面f2。面f1是与贴合面s对向的面，在面f1与贴合面s之间设置有存储单元阵列11。另外，绝缘层61在区域a1中还包含从面f2到达面f1的焊垫开口部p。如下文所说明的那样，区域a1是通过打线接合wb而形成配线的区域。
107.金属焊垫46设置于焊垫开口部p内。另外，金属焊垫46在区域a1中通过打线接合wb而电连接。在图21所示的例子中，金属焊垫46设置有2个。然而，金属焊垫46的数量并不限定于此。金属焊垫46的材料例如为铝(al)。
108.塞孔45设置于面f1与贴合面s之间，且与金属焊垫46电连接。另外，如图21所示，塞孔45与作为控制电路的一部分的晶体管31连接。即，塞孔45与设置于电路芯片2的控制电路电连接。塞孔45例如与存储单元阵列11的柱状部112(例如，图1中的接触插塞22)大致同时地形成。因此，塞孔45的材料与接触插塞22的材料相同，例如为钨。此外，塞孔45并不限定于柱状部，也可为具有其它形状的构造体。该构造体也可包含与塞孔45连接的配线层等。
109.构造体18在区域a1中设置于面f1与贴合面s之间。
110.如上所述，作为将半导体装置与外部安装衬底或装置等连接的方法之一，已知一种针对金属焊垫46通过打线接合wb形成配线的方法。关于打线接合wb，例如通过焊针等接合工具，对金属焊垫46施加一定时间的负荷。因此，打线接合时，会对半导体装置施加应力。此处，如区域a1所示，去除绝缘层61而设置有与晶体管31电连接的金属焊垫46。因此，存在区域a1的强度降低的情况。例如，配置于焊垫开口部p的正下方或周边的存储单元阵列11、晶体管31、塞孔45或配线层等有可能会受到应力的机械性破坏。
111.因此，在第5实施方式中，作为打线接合时的应力对抗膜发挥功能的构造体18设置于焊垫开口部p的正下方。构造体18例如具有较高的刚性或牢固的构造。由此，能够提高耐负载性及耐冲击性。结果能够缓和打线接合时对半导体装置内施加的应力的影响。
112.在图21所示的例子中，构造体18是以与存储单元阵列11的积层体111对应的方式积层的积层体。如图2所说明的那样，存储单元阵列11具有积层体111，该积层体111包含沿与面f1垂直的z方向交替积层的多个字线wl(导电层)及多个绝缘层51。因此，构造体18具有以与积层体111对应的方式交替积层的包含2种绝缘层181a、181b的积层体181。其原因在于，在存储单元阵列11的形成步骤中，与存储单元阵列11大致同时地形成构造体18(积层体181)。因此，绝缘层181a距离面f1的位置及厚度与字线wl大致相同。另外，绝缘层181b距离面f1的位置及厚度与绝缘层51大致相同。
113.另外，积层体181的2种绝缘层181a、181b中任一者与积层体111的绝缘层51相同。在图21所示的例子中，绝缘层181b例如为氧化硅膜。因此，绝缘层181b的材料与绝缘层51的材料相同。另一方面，绝缘层181a例如为氮化硅膜。氮化硅(sin)具有比层间绝缘膜13的氧化硅(sio2)高的强度。由此，构造体18具有高强度。
114.此处，作为存储单元阵列11的积层体111的形成方法，例如已知如下方法：从包含
牺牲层及绝缘层51的积层体选择性地去除牺牲层，在产生的空腔内填充钨等金属。该牺牲层对应于绝缘层181a。因此，在形成存储单元阵列11直至将牺牲层替换成字线wl为止的步骤中，与存储单元阵列11大致同时地形成积层体181。
115.如图21所示，绝缘层61以区域a1中金属焊垫46的至少一部分在绝缘层61的面f2侧露出的方式设置于焊垫开口部p内。绝缘层61例如为氧化硅膜。
116.绝缘层62以覆盖阵列芯片1与电路芯片2的连接部的方式设置于阵列芯片1及电路芯片2的侧面。在图21所示的例中，用于将阵列芯片1与电路芯片2接合的金属焊垫38、41从层间绝缘膜13、14露出。通过使绝缘层62覆盖金属焊垫38、41，能够抑制制造步骤中的杂质混入等所导致的金属焊垫38、41的污染。绝缘层61例如为氧化硅膜。另外，更详细而言，绝缘层62的材料与绝缘层61的材料相同。其原因在于，如下文所说明的那样，一起形成了绝缘层61、62。此外，在图21中，2个绝缘层61、62用点线分割。然而，如下文所说明的那样，绝缘层61、62是利用一次步骤一体形成的层。此外，在图21中，设置有绝缘层62的阵列芯片1及电路芯片2的侧面对应于晶圆的外周侧面。另一方面，在图21中，与设置有绝缘层62的侧面为相反侧的侧面是连续的任意剖面。
117.接下来，对第5实施方式的半导体装置的制造方法进行说明。图22～图27是表示第5实施方式的半导体装置的制造方法的剖视图。
118.到图7为止，利用与第1实施方式相同的方法制造。接下来，如图8所示，将阵列晶圆w1及电路晶圆w2贴合。即，将具有衬底16的阵列晶圆w1与形成有控制存储单元阵列11的控制电路的电路晶圆w2接合。另外，如图22所示，通过背面研磨对衬底16进行研削，研削至层间绝缘膜13露出为止。塞孔45在层间绝缘膜13的上表面露出。另外，例如通过修整等对阵列晶圆w1及电路晶圆w2的侧面ws进行研磨。侧面ws表示晶圆的外周侧面。通过侧面ws的研磨，在图22所示的例子中，使接合界面的金属焊垫38、41(贴合焊垫)露出。
119.接下来，如图23所示，在层间绝缘膜13上形成铝膜46a。接下来，如图24所示，利用抗蚀剂掩模对铝膜46a进行加工，在区域a1内形成与塞孔45电连接的金属焊垫46。
120.接下来，如图25所示，形成覆盖层间绝缘膜13、金属焊垫46及侧面ws的绝缘层63。由此，能够利用绝缘层63大致同时地覆盖从侧面ws露出的接合界面的金属焊垫38、41、以及层间绝缘膜13的上表面及侧面。绝缘层63例如为氧化硅膜。例如使用teos(tetra-ethoxy silane，四乙氧基硅烷)等来形成绝缘层63。
121.接下来，如图26所示，通过cmp，对绝缘层63的上表面进行研磨直至绝缘层61的厚度成为所需厚度为止。在第5实施方式中，不同于第1实施方式，绝缘层63并未分离成绝缘层61及绝缘层62。即，在第5实施方式中，也同时地形成设置于层间绝缘膜13上的绝缘层61、及设置于侧面ws的绝缘层62。绝缘层62以覆盖阵列晶圆w1与电路晶圆w2的连接部的方式设置于侧面ws。即，金属焊垫38、41在通过cmp进行研磨后，也保持被绝缘层62覆盖的状态不变。
122.接下来，如图27所示，在绝缘层61的上表面即面f2上形成钝化膜47。例如，涂布pi(polyimide，聚酰亚胺)等厚膜抗蚀剂，进行曝光显影及rie加工。由此，能够形成使金属焊垫46露出的开口部p。其后，使其单片化，由此，图21的半导体装置完成。
123.如上所述，根据第5实施方式，金属焊垫46设置于进行打线接合的区域a1中的绝缘层61的焊垫开口部p内。另外，构造体18在区域a1中设置于面f1与贴合面s之间。构造体18具有高强度，能够抑制打线接合时对半导体装置施加的机械应力的影响。由此，即便对塞孔45
的正上方的金属焊垫46进行打线接合，也能够抑制机械应力对塞孔45等的影响。另外，无需考虑打线接合时的应力，因此，也能够提高半导体元件或配线等的设计自由度。此外，打线接合后，开口部p或打线接合处可被聚酰亚胺或树脂等保护膜被覆。
124.本实施方式包含以下的形态。
125.一种半导体装置，其具备：第1芯片，设置有存储单元阵列；及第2芯片，与该第1芯片接合，且设置有控制所述存储单元阵列的控制电路；
126.所述第1芯片具有：
127.第1绝缘层，配置于所述第2芯片的接合面的相反侧，且包含第1面、与该第1面为相反侧的第2面、及第1区域中的连接端子区域，所述第1面与对向的所述接合面之间设置有所述存储单元阵列；
128.连接端子，以至少一部分露出的方式设置于所述连接端子区域中；
129.第1构造体，设置于所述第1面与所述接合面之间，且与所述连接端子电连接；
130.第2构造体，在所述第1区域中设置于所述第1面与所述接合面之间；及
131.层间绝缘膜，设置于所述第1积层体与所述第1构造体之间；
132.所述第2构造体与所述层间绝缘膜具有互不相同的材料，
133.所述连接端子将外部电源与所述第1芯片电连接，
134.所述存储单元阵列具有：
135.第1积层体，包含沿与所述第1面垂直的第1方向交替积层的多个导电层及多个绝缘层；以及
136.第1柱状部，以与所述第1积层体连接的方式沿所述第1方向设置；
137.所述第2构造体具有沿所述第1方向设置的多个第2柱状部。
138.已对本发明的若干个实施方式进行了说明，但这些实施方式仅作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式可以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨内，并且包含在权利要求书中记载的发明及其均等的范围内。

技术特征：
1.一种半导体装置，其特征在于具备：第1芯片，设置有存储单元阵列；及第2芯片，与该第1芯片接合，且设置有控制所述存储单元阵列的控制电路；所述第1芯片具有：第1绝缘层，配置于与所述第2芯片的接合面的相反侧，且包含第1面、与该第1面为相反侧的第2面、及第1区域中的连接端子区域，所述第1面与对向的所述接合面之间设置有所述存储单元阵列；连接端子，以至少一部分露出的方式设置于所述连接端子区域中；第1构造体，设置于所述第1面与所述接合面之间，且与所述连接端子电连接；第2构造体，在所述第1区域中设置于所述第1面与所述接合面之间；及层间绝缘膜，设置于所述第1构造体与第1积层体之间，所述第1积层体是所述存储单元阵列所具有的；所述连接端子与所述第2构造体具有俯视下重叠的部分，所述第2构造体与所述层间绝缘膜具有互不相同的材料，所述连接端子将外部电源与所述第1芯片电连接。2.根据权利要求1所述的半导体装置，其特征在于：在所述连接端子下方设置有多个所述第1构造体，且在设置的多个所述第1构造体之间设置有所述第2构造体的至少一部分。3.根据权利要求1所述的半导体装置，其特征在于：所述第1芯片具有位于所述接合面的第1贴合焊垫，所述第2芯片具有位于所述接合面的第2贴合焊垫，所述第1贴合焊垫与所述第2贴合焊垫电连接。4.根据权利要求3所述的半导体装置，其特征在于：所述第1构造体设置于俯视下与所述连接端子及所述第2贴合焊垫重叠的位置。5.根据权利要求1所述的半导体装置，其特征在于：所述第1芯片还具有衬底，所述衬底配置于与所述第2芯片的所述接合面的相反侧，且包含：第3面，与对向的所述接合面之间设置有所述存储单元阵列；第4面，与该第3面为相反侧；及开口部，在所述第1区域中从所述第4面到达所述第3面，且内部设置有所述第1绝缘层。6.根据权利要求1所述的半导体装置，其特征在于：所述存储单元阵列具有所述第1积层体，所述第1积层体包含沿与所述第1面垂直的第1方向交替积层的多个导电层及多个绝缘层，所述第2构造体具有第2积层体，所述第2积层体以与所述第1积层体对应的方式交替积层，且包含数量与所述多个导电层数和所述多个绝缘层数之和相同的绝缘层。7.根据权利要求1所述的半导体装置，其特征在于：所述存储单元阵列具有所述第1积层体，所述第1积层体包含沿与所述第1面垂直的第1方向交替积层的多个导电层及多个绝缘层，所述第2构造体具有第3积层体，所述第3积层体以与所述第1积层体对应的方式交替积层，且包含与所述第1构造体绝缘的多个金属层及多个绝缘层。8.根据权利要求7所述的半导体装置，其特征在于：所述第3积层体的金属层的材料与所述第1积层体的导电层的材料相同，所述第3积层体的绝缘层的材料与所述第1积层体的绝缘层的材料相同。9.根据权利要求5所述的半导体装置，其特征在于：所述第1绝缘层从所述开口部内的
所述第3面设置到所述第4面为止。10.根据权利要求5所述的半导体装置，其特征在于：所述第1芯片设置于第1晶圆内，所述第2芯片设置于第2晶圆内，在所述第1晶圆及所述第2晶圆的侧面还具备第2绝缘层，所述第2绝缘层以覆盖所述第1晶圆与所述第2晶圆的连接部的方式设置，所述第2绝缘层的材料与所述第1绝缘层的材料相同，所述第1绝缘层以在所述第1区域中所述连接端子的至少一部分在所述衬底的所述第4面侧露出的方式设置于所述开口部内。11.根据权利要求1所述的半导体装置，其特征在于：所述连接端子在所述第1区域中通过打线接合而电连接。12.根据权利要求5所述的半导体装置，其特征在于：所述连接端子在所述开口部内沿所述第3面设置。13.根据权利要求5所述的半导体装置，其特征在于：所述连接端子设置于所述第3面与所述第4面之间。14.根据权利要求6所述的半导体装置，其特征在于：所述第2积层体以与所述第1构造体接触的方式设置。15.根据权利要求6所述的半导体装置，其特征在于：所述第2积层体具有2种绝缘层，其中任一者的材料与所述第1积层体的绝缘层的材料相同。16.一种半导体装置的制造方法，其特征在于具备如下步骤：在包含第3面及与该第3面为相反侧的第4面的衬底的所述第3面上的存储单元阵列区域形成第1积层体，并且在所述第3面上的第1区域形成第1构造体及包含第2积层体的第2构造体；将具有所述衬底的第1晶圆与形成有控制所述存储单元阵列的控制电路的第2晶圆接合；在所述第1区域中形成从所述衬底的所述第4面到达所述第3面的开口部；在所述开口部内形成与所述第1构造体电连接的连接端子。17.根据权利要求16所述的半导体装置的制造方法，其特征在于还具备如下步骤：形成覆盖所述衬底的所述第4面、所述开口部、以及所述第1晶圆及所述第2晶圆的侧面的第3绝缘层，并且对所述第3绝缘层进行研磨直至所述衬底的所述第4面露出为止，由此在所述开口部内及所述侧面分别形成第1绝缘层、及第2绝缘层。18.根据权利要求17所述的半导体装置的制造方法，其特征在于还具备如下步骤：在形成所述第3绝缘层之前，对所述第1晶圆及所述第2晶圆的侧面进行研磨，在所述开口部内、及所述第1晶圆与所述第2晶圆的接合部的侧面分别形成所述第1绝缘层及所述第2绝缘层，且以所述第2绝缘层覆盖所述第1晶圆与所述第2晶圆的接合部。19.根据权利要求16所述的半导体装置的制造方法，其特征在于还具备如下步骤：在形成所述存储单元阵列的第1积层体的同时形成所述第2积层体。

技术总结
本发明的实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备：第1芯片，设置有存储单元阵列；及第2芯片，与该第1芯片接合，且设置有控制存储单元阵列的控制电路。第1芯片具有衬底、焊垫、第1构造体、及第2构造体。衬底配置于第2芯片的接合面的相反侧，且包含：第1面，与对向的接合面之间设置有存储单元阵列；第2面，与该第1面为相反侧；及开口部，在第1区域中从第2面到达第1面。焊垫设置于开口部内。第1构造体设置于第1面与接合面之间，且与焊垫电连接。第2构造体在第1区域中设置于第1面与接合面之间。第1面与接合面之间。第1面与接合面之间。


技术研发人员：说田雄二
受保护的技术使用者：铠侠股份有限公司
技术研发日：2021.08.05
技术公布日：2022/3/8