一种基于查表数模转换器的超宽带基带脉冲发生器的制作方法

1.本发明属于超宽带(uwb)无线通信和定位系统的收发机电路设计技术领域，特别涉及一种基于查表数模转换器(dac)的超宽带基带脉冲发生器。


背景技术：

2.uwb脉冲生成器用于产生uwb脉冲信号，此脉冲信号必须满足ieee 802.15.4z标准中规定的频域和时域的要求。
3.根据ieee 802.15.4z协议标准中的规定，基带脉冲信号单边带带宽为0.25ghz～1ghz，传统的窄带通信发射机用作uwb脉冲发生器时，采样时钟理论上需要至少2倍信号带宽，即0.5ghz～2ghz，而为了使后级滤波器设计的可行性，采样时钟实际上会采用4倍以上的信号带宽，即1ghz～4ghz，当采样时钟高达4ghz时，产生基带脉冲数字信号的数字逻辑实现将变得很困难，时序难以满足或者需要巨大的功耗来满足。
4.一种公开的基于低通滤波器的脉冲发生器电路结构，如图1所示，由499.2mhz的码片时钟和499.2mhz速率的三元(-1，0，1)码片(chip)数据连接至二元相移键控(bpsk)调制器作为输入，bpsk调制器的输出再给到后级低通滤波器作为输入，低通滤波器将输入的方波脉冲进行整形得到模拟基带脉冲信号。经bpsk调制器调制之后得到的bpsk方波脉冲，已经包含了需要发送的所有数据信息，但是还不符合ieee 802.15.4z中规定的发射机发射信号频域和时域的标准，因此后级采用低通滤波器对方波脉冲进行整形，才能得到满足ieee协议标准要求的uwb基带脉冲。


技术实现要素：

5.本发明的目的是为了克服已有脉冲发生器的不足，提出一种基于查表数模转换器的超宽带基带脉冲发生器，本发明具有：之一支持脉冲时域和频域的在线配置，可以最大程度提高带宽利用率；之二保证了脉冲时域和频域在环境变化工艺变化时的一致性；之三避免了高速数字基带逻辑运算时序上的压力；之四支持最高499.2mhz脉冲重复频率(prf)，且可同时支持高脉冲速率和低脉冲速率的脉冲；之五支持更大的脉冲带宽，更适用于不同场合的应用。
6.本发明实施例提出一种基于查表数模转换器的超宽带基带脉冲发生器，包括一个查找表模块，用于存储对应脉冲序列幅值的数字码，所述数字码是对理想基带脉冲信号进行截取、采样、量化处理得到的数字脉冲，由所述数字脉冲的所有叠加方式组合得到对应的数值数字码；利用查找表寻址输出数据的方式得到任何脉冲序列的数字基带数据，所述数字基带数据输出为并行的多组多比特信号。
7.在本发明的一个具体实施例中，所述数值数字码为存储在所述查找表模块内预先配置好的可寻址的数据。
8.在本发明的一个具体实施例中，所述的数字基带数据包括脉冲重复率为499.2mhz的连续脉冲序列的数字基带数据。
9.在本发明的一个具体实施例中，所述超宽带基带脉冲发生器还包括多个触发器，用于存储记忆当前以及之前多个三元码的码值；
10.在本发明的一个具体实施例中，所述超宽带基带脉冲发生器还包括一个地址译码器，用于地址映射操作，将所述多个触发器输入的多个三元码值映射成查找表模块中的输入地址信号。
11.在本发明的一个具体实施例中，所述超宽带基带脉冲发生器还包括一个并转串模块，用于将查找表模块输出的并行的多组多比特信号转换为后级数模转换器输入的高速串行的单组多比特信号。
12.在本发明的一个具体实施例中，所述超宽带基带脉冲发生器还包括一个数模转换器，用于将并转串模块输出的高速串行的单组多比特数字信号转换成模拟基带脉冲。
13.本发明实施例还提出一种基于查表数模转换器的超宽带基带脉冲发生器，包括：多个触发器、地址译码器、查找表模块和并转串模块；其中输入信号依次连接至所述多个触发器的数据输入端，每个触发器的输出端输出的数据信号分别连接至所述地址译码器，所述地址译码器输出地址信号连接至所述查找表模块的输入，所述查找表模块存储的多组数据输出至所述并转串模块；第一时钟信号依次连接至所述多个触发器、所述地址译码器、所述查找表模块和所述并转串模块，第二时钟信号依次连接所述并转串模块和数模转换器，所述并转串模块输出数据至数模转换器，所述数模转换输出模拟基带脉冲信号。
14.在本发明的一个具体实施例中，所述查找表模块内存储有预先配置好的输出数据与输入地址对应关系的查找表。本发明的特点及有益效果：
15.本发明采用对理想基带脉冲信号进行截取、采样、量化，得到理想脉冲采样点的量化值数字码，再利用查表的方式解决连续脉冲叠加所需要进行的数字信号运算，来生成数字基带脉冲，再配合并转串模块生成dac的数字输入信号，代替已有窄带通信中数字信号运算的方式。dac再将接收到的数字基带脉冲转换成模拟基带脉冲。
16.其优点包括：
17.1.采用对理想基带脉冲信号进行截取、采样、量化得到基带数字脉冲，保证了脉冲的时域和频域特性随工艺、外部环境变化时的一致性；
18.2.对于所进行截取、采样、量化的理想脉冲可根据实际需要进行选取，使得最终脉冲频谱最大化利用可用带宽，提高带宽利用率；
19.3.采用查表方式替代高速数字基带数据处理来计算连续脉冲叠加之后的数字信号，产生脉冲所需数据流，避免了高速数字基带逻辑运算时序上的压力；
20.4.查找表中的数据可包含所有脉冲叠加方式的组合，支持更大范围的脉冲重复频率，即可同时支持高速率脉冲(hrp，prf＝3.9mhz～499.2mhz)和低速率脉冲(lrp，prf＝1mhz～4mhz)；
21.5.可通过改变时钟、查找表配置内容、并转串模块输入的比特数，可以使脉冲发生器支持更大的脉冲带宽。
附图说明
22.图1为已有的一种基于低通滤波器整形的脉冲发生器结构示意图。
23.图2为本发明实施例的一种基于查表数模转换器的超宽带基带脉冲发生器的结构
示意图。
24.图3为本发明一个具体实施中的理想脉冲的近似塑造示意图。
具体实施方式
25.本发明实施例提出一种基于查表数模转换器的超宽带基带脉冲发生器，下面结合附图及实施例详细说明如下：
26.本发明实施例的一种基于查表数模转换器的超宽带基带脉冲发生器方案之一，包括一个查找表模块，用于存储对应脉冲序列幅值的数字码，这些数字码是对理想基带脉冲信号进行截取、采样、量化处理得到的数字脉冲，再由该数字脉冲的所有叠加方式组合得到对应的数值数字码；再利用查找表寻址输出数据的方式得到任何脉冲序列的数字基带数据，该数字基带数据输出为并行的多组多比特信号。
27.本实施例中，采用对理想基带脉冲信号进行截取、采样、量化，得到若干理想脉冲采样点的量化值数字码，利用这些若干数字码可以很好的还原原来单一的理想脉冲信号；采用查找表寻址输出数据的方式解决多脉冲叠加之后如何得到叠加脉冲数据的困难。
28.进一步地，所述数值数字码为存储在所述查找表模块内预先配置好的可寻址的数据。
29.所述的数字基带数据包括脉冲重复率为499.2mhz的连续脉冲序列的数字基带数据。
30.在此基础上，所述超宽带基带脉冲发生器还包括多个触发器，用于存储记忆当前以及之前多个三元码的码值；
31.在此基础上，所述超宽带基带脉冲发生器还包括一个地址译码器，用于地址映射操作，将所述多个触发器输入的多个三元码值映射成查找表中的输入地址信号；
32.在此基础上，所述超宽带基带脉冲发生器还包括一个并转串模块，用于将查找表输出的低速并行的多组多比特信号转换为后级数模转换器输入的高速串行的单组多比特信号；
33.所述超宽带基带脉冲发生器还包括一个数模转换器，用于将并转串模块输出的高速串行的单组多比特数字信号转换成模拟基带脉冲。
34.本发明实施例的一种基于查表数模转换器的超宽带基带脉冲发生器方案之二，包括：多个触发器、地址译码器、查找表模块和并转串模块；其中输入信号依次连接至所述多个触发器的数据输入端，每个触发器的输出端输出的数据信号分别连接至所述地址译码器，所述地址译码器输出地址信号连接至所述查找表模块的输入，所述查找表模块存储的多组数据输出至所述并转串模块；第一时钟信号依次连接至所述多个触发器、所述地址译码器、所述查找表模块和所述并转串模块，第二时钟信号依次连接所述并转串模块和数模转换器，所述并转串模块输出数据至数模转换器，所述数模转换输出模拟基带脉冲信号。
35.本发明实施例采用上述方案的优点进一步说明如下：
36.1.采用对理想基带脉冲信号进行截取、采样、量化得到基带数字脉冲，代替已有对方波脉冲信号进行滤波整形，具有对工艺、温度、电压的免疫性，保证了脉冲的时域和频域特性随工艺、外部环境变化时的一致性；
37.2.对于所进行截取、采样、量化的理想脉冲可根据实际需要进行选取，从而精细调
整脉冲的频谱，使得最终脉冲频谱最大化利用可用带宽，提高带宽利用率；
38.3.采用查表方式替代高速数字基带数据处理来计算连续脉冲叠加之后的数字信号，产生脉冲所需数据流，避免了高速数字基带逻辑运算时序上的压力；
39.4.查找表中的数据包含所有脉冲叠加方式的组合，支持更大范围的脉冲重复频率，即可同时支持高速率脉冲(hrp，prf＝3.9mhz～499.2mhz)和低速率脉冲(lrp，prf＝1mhz～4mhz)；
40.5.可通过改变时钟、查找表配置内容、并转串模块输入的比特数，可以使脉冲发生器支持更大的脉冲带宽。
41.本发明实施例提出的一种基于查表数模转换器的超宽带基带脉冲发生器，结构如图2所示，2比特三元码输入信号chip_data[1:0]连接至2比特触发器1数据输入d端，触发器1的输出q端输出2比特数据信号c1[1:0]分别连接至地址译码器和2比特触发器2的数据输入d端，触发器2的输出q端输出2比特数据信号c2[1:0]分别连接至地址译码器和2比特触发器3的数据输入d端，触发器3的输出q端输出2比特数据信号c3[1:0]连接至地址译码器，所述地址译码器输出5比特地址信号addr[4:0]连接至查找表模块的输入，查找表存储的4组8比特数据ai[7:0]、bi[7:0]、ci[7:0]、di[7:0]输出至32bit至8bit并转串模块，499.2mhz时钟信号chip_clk依次连接至触发器1、触发器2、触发器3、地址译码器、查找表、32bit至8bit并转串模块、1996.8mhz时钟信号dac_clk一次连接至32bit至8bit并转串、数模转换器，并转串模块输出8比特数据至数模转换器，数模转换输出模拟基带脉冲信号dac_out。
[0042]
本实施例的工作原理如图3所示，对理想的基带脉冲经过截取、理想采样、数字量化之后，可以用数模转换器很好地还原该理想基带脉冲信号，得到的频谱和理想脉冲频谱在所关心的带宽内相差很小，带外也可满足ieee 802.15.4z规定的频谱要求。采样时钟为1996.8mhz，采样数为12，因此截取的时间长度为6纳秒，图中s1～s12为理想量化之后得到的8比特数据。当需要发射正脉冲信号时，依次输入给8比特dac数值为s1～s12的8比特信号，即可输出得到正脉冲信号；当需要发射负脉冲信号时，依次输入给8比特dac数值为-s1～-s12的8比特信号，即可输出得到负脉冲信号；当不需要发射脉冲或者发射0脉冲信号时，dac输入数值为0的8比特信号。这种发射正、负、0脉冲的方法需要持续6纳秒时间长度，因此只有需要发射的脉冲是相互分立、相邻时间间隔超过6纳秒及以上时才被允许，否则将会因脉冲交叠产生错误，而本发明采用查找表的方式很好地解决了连续脉冲交叠这一挑战。
[0043]
根据ieee 802.15.4z中的规定，高速率脉冲的脉冲重复频率(prf)为3.9mhz～499.2mhz，即相邻两个脉冲之间最小间距为2纳秒，而一个脉冲持续的时间长度为6纳秒，因此任一时刻最多会有3个脉冲存在交叠，本发明实施例图2电路有效地解决了脉冲交叠的问题。时钟chip_clk是频率为499.2mhz的时钟。chip_data[1:0]是数据率为499.2mhz的2比特三元码，图中-1表示chip_data[1:0]＝2’b00，0表示chip_data[1:0]＝2’b01，+1表示chip_data[1:0]＝2’b10。chip_data经过触发器1、触发器2、触发器3之后得到延时2纳秒的信号c1，延时4纳秒的信号c2，延时6纳秒的信号c3。c1、c2、c3经过地址译码器之后得到5比特地址信号addr[4:0]。译码器的地址信号和c1～c3信号的映射方式形成的地址映射表如表1所示(即示出实施例电路中译码器输入输出关系)，译码器的功能为将译码器输入的所有状态依次编号并用二进制输出。
[0044]
利用查找表模块通过地址信号addr[4:0]进行寻址得到对应地址的存储单元内的
数据输出到ai[7:0]、bi[7:0]、ci[7:0]、di[7:0]，再输入到后级并转串模块。查找表模块内存储的数据在脉冲序列开始之前预先配置好。查找表的输出数据与输入地址的对应关系如表2所示，例如当addr[4:0]为5’d2时，ai[7:0]输出值为a2、bi[7:0]输出值为b2、ci[7:0]输出值为c2、di[7:0]输出值为d2。查找表模块存储数据的配置方式如式(1)～(5)所示，例如当信号c1[1:0]＝2’b00，即c1取三元码-1，c2[1:0]＝2’b01，即c2取三元码0，c3[1:0]＝2’b10，即c3取三元码+1，此时由地址映射表得到addr[4:0]＝5’b00101，即十进制数5。由此得到a5＝-s9+s1、b5＝-s10+s2、c5＝-s11+s3、d5＝-s12+s4。
[0045]
an＝c1
·
s9+c2
·
s5+c3
·
s1
ꢀꢀꢀ
(1)
[0046]
bn＝c1
·
s10+c2
·
s6+c3
·
s2
ꢀꢀꢀ
(2)
[0047]
cn＝c1
·
s11+c2
·
s7+c3
·
s3
ꢀꢀꢀ
(3)
[0048]
dn＝c1
·
s12+c2
·
s8+c3
·
s4
ꢀꢀꢀ
(4)
[0049]
c1,c2,c3∈(-1,0,+1),n＝addr[4:0]
ꢀꢀꢀ
(5)
[0050]
其中n取addr十进制数值。
[0051]
32bit至8bit并转串模块将并行的499.2mhz数据率的数据ai、bi、ci、di通过并转串功能输出串行的1996.8mhz数据率的数据信号dac_data，dac_data的值依次为ai、bi、ci、di。后级数模转换器模块再将数字脉冲信号序列dac_data转换成模拟基带脉冲信号dac_out。
[0052]
上述工作过程中，预先计算好了连续脉冲交叠之后的数字信号并存于查找表的存储单元中，只需经过简单的寻址操作就能得到正确的数字脉冲信号，而不需要复杂高速的数字信号计算的过程，节省了功耗。
[0053]
表1本发明实施例中译码器地址映射表
[0054]
[0055][0056]
表2.本发明实施例中查找表输入输出对应关系
[0057]
[0058][0059]
本发明实施例上述方案的串行的触发器组数是由理想脉冲截取的时间长度决定，具体实施时根据需要来确定组数(组数越大，基带脉冲的频谱还原得越接近理想脉冲的频谱，但是后级的地址译码器、查找表模块、并转串模块的规模就越大；组数越小，基带脉冲的频谱与理想基带脉冲的频谱相差越大。例如对于499.2mhz的脉冲双边带带宽，实际较可行的组数取值为2～4)。本实施例中，截取的时间长度为6纳秒，而两个脉冲最小的时间间隔为2纳秒(499.2mhz的时钟周期)，所以某一时刻最多会有3个脉冲产生交叠，串行的触发器组数因此需要3组。
[0060]
本发明实施例的地址信号的比特数由串行的触发器个数决定，具体实施时根据触发器的组数需要做相应调整。本实施例中由于每组触发器输出的2比特三元码代表了-1,、0、+1三种状态，所以地址译码器的输入c1[1:0]、c2[1:0]、c3[1:0]的组合存在27(33)种状态，地址译码器输出的位数必须能够涵盖这27种状态，因此最少需要5比特。在查找表中存储单元数据的比特数对应了查找表输出ai、bi、ci、di的比特数，比特数越高，理想脉冲量化被量化的数值就越精确，本实施例采用8比特量化，具体实施时该比特数不做限定。实施例电路中dac_clk的频率、查找表输出8比特数据的组数、并转串模块的输入比特数存在相互决定的关系，本实施例中的取值为发射基带脉冲双边带带宽为499.2mhz对应的取值，若需要支持更大的带宽例如1081mhz，dac_clk的频率则取3993.6mhz、查找表输出8比特数据的组数则为8、并转串模块的输入比特数为64，具体实施时根据实际需要进行限定。

技术特征：
1.一种基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，包括一个查找表模块，用于存储对应脉冲序列幅值的数字码，所述数字码是对理想基带脉冲信号进行截取、采样、量化处理得到的数字脉冲，由所述数字脉冲的所有叠加方式组合得到对应的数值数字码；利用查找表寻址输出数据的方式得到任何脉冲序列的数字基带数据，所述数字基带数据输出为并行的多组多比特信号。2.如权利要求1所述的基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，所述数值数字码为存储在所述查找表模块内预先配置好的可寻址的数据。3.如权利要求1所述的基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，所述的数字基带数据包括脉冲重复率为499.2mhz的连续脉冲序列的数字基带数据。4.如权利要求1所述的基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，还包括多个触发器，用于存储记忆当前以及之前多个三元码的码值。5.如权利要求4所述的基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，还包括一个地址译码器，用于地址映射操作，将所述多个触发器输入的多个三元码值映射成查找表模块中的输入地址信号。6.如权利要求4所述的基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，还包括一个并转串模块，用于将查找表模块输出的并行的多组多比特信号转换为后级数模转换器输入的高速串行的单组多比特信号。7.如权利要求6所述的基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，还包括一个数模转换器，用于将并转串模块输出的高速串行的单组多比特数字信号转换成模拟基带脉冲。8.一种基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，包括：多个触发器、地址译码器、查找表模块和并转串模块；其中输入信号依次连接至所述多个触发器的数据输入端，每个触发器的输出端输出的数据信号分别连接至所述地址译码器，所述地址译码器输出地址信号连接至所述查找表模块的输入，所述查找表模块存储的多组数据输出至所述并转串模块；第一时钟信号依次连接至所述多个触发器、所述地址译码器、所述查找表模块和所述并转串模块，第二时钟信号依次连接所述并转串模块和数模转换器，所述并转串模块输出数据至数模转换器，所述数模转换输出模拟基带脉冲信号。9.如权利要求8所述的基于查表数模转换器的超宽带基带脉冲发生器，其特征在于，所述查找表模块内存储有预先配置好的输出数据与输入地址对应关系的查找表。

技术总结
本发明涉及一种基于查表数模转换器的超宽带基带脉冲发生器，属于超宽带无线通信和定位系统的收发机电路设计技术领域。本发明包括一个查找表模块，用于存储对应脉冲序列幅值的数字码，所述数字码是对理想基带脉冲信号进行截取、采样、量化处理得到的数字脉冲，由所述数字脉冲的所有叠加方式组合得到对应的数值数字码；利用查找表寻址输出数据的方式得到任何脉冲序列的数字基带数据，所述数字基带数据输出为并行的多组多比特信号。本发明避免了高速数字基带逻辑运算时序上的压力；可同时支持高、低脉冲速率；保证工艺变化时的一致性；更适用于不同场合；并以最大程度提高带宽利用率。并以最大程度提高带宽利用率。并以最大程度提高带宽利用率。


技术研发人员：肖玉忠 陈振骐
受保护的技术使用者：深圳市纽瑞芯科技有限公司
技术研发日：2021.11.26
技术公布日：2022/3/8