一种UPI信号互联装置及N路服务器的制作方法

一种upi信号互联装置及n路服务器
技术领域
1.本发明涉及服务器设计领域，特别是涉及一种upi信号互联装置及n路服务器。


背景技术：

2.n路服务器包括n个cpu(central processing unit，中央处理器)，各个cpu上包括n个upi(ultra path interconnect，高速通道互联)信号传输引脚，各个cpu之间通过upi信号传输引脚连接upi信号线以实现upi信号互联，n为1或大于1的偶数。在多路服务器设计中，多个cpu及其upi信号的走线均在一块主板上，其中，多个cpu中的任意两个cpu之间连接有至少一根upi信号线以实现数据传输，每个cpu连接的upi信号线的总数为n。但在该多路服务器的使用过程中，很有可能出现多个cpu不满配即某一个或某几个cpu不在位的情况，此时由于拓扑结构已经固定，与不在位的cpu连接的多条upi信号线均不能用于数据传输，导致upi信号资源的浪费，限制了在位的cpu之间的数据传输吞吐量。
3.具体来说，请参照图1，图1为现有技术中四路服务器的一种拓扑结构，每个cpu均包括4根upi信号线，4个cpu中的任意两个cpu之间连接有至少一条upi信号线，其中如upi_01表示其只用于cpu0与cpu1之间的信号传输。当该4个cpu出现不满配，比如cpu0不在位且cpu1、cpu2及cpu3在位时，与cpu0连接的4条upi信号线不能用于数据传输，此时对于在位的cpu1来说，由于该四路拓扑结构已经固定不能更改，导致其与cpu0连接的upi_01不能使用，于是cpu1只剩下三根upi信号线可以用于数据传输，cpu2和cpu3同理，限制了cpu1、cpu2及cpu3之间的数据传输吞吐量。可见，该种方式造成了在现有技术中无论多个cpu采用哪种拓扑结构连接以实现upi信号互联，在该拓扑结构固定后的使用过程中，均面临着多个cpu不满配时的upi信号资源浪费的问题。


技术实现要素：

4.本发明的目的是提供一种upi信号互联装置及n路服务器，将n个cpu模块的n个upi信号输出端通过该upi信号互联装置实现互联，解决了现有技术中n个cpu模块不满配时的upi信号资源浪费的问题，提高了在位且待通信的cpu之间的数据传输吞吐量。
5.为解决上述技术问题，本发明提供了一种upi信号互联装置，应用于n路服务器，所述n路服务器包括n个cpu模块、主板及设置于所述主板上的upi信号互联装置；所述upi信号互联装置包括板卡和设置在板卡上的处理模块、n个连接器及n个可控开关模块，n为1或大于1的偶数；
6.所述处理模块的n个在位检测端分别与n个所述连接器的在位传输端一一对应连接，所述处理模块的n个控制端分别与n个所述可控开关模块的控制端一一对应连接，用于在通过所述连接器的在位传输端判定存在cpu模块在位且在位的cpu模块中的任意两个cpu模块之间待通信时控制与在位且待通信的cpu模块对应的可控开关模块导通，在判定存在cpu模块不在位时控制与不在位的cpu模块对应的可控开关模块关断；
7.第i个所述可控开关模块的n个upi信号传输端通过第i个所述连接器与第i个所述
cpu模块的n个upi信号输出端一一对应连接，第i个所述连接器的在位传输端与第i个所述cpu模块的在位输出端连接，任意两个所述可控开关模块之间均通过n个upi信号线连接，其中，1≤i≤n。
8.优选的，第i个所述可控开关模块包括n-1组n个子开关及与n-1组n个子开关的控制端连接的控制模块；
9.第i个所述可控开关模块的n-1组n个子开关的每组n个子开关的第一端均通过第i个所述连接器与第i个所述cpu模块的n个upi信号输出端一一对应连接；任意两个所述可控开关模块之间的两组n个子开关的第二端之间通过n个upi信号线一一对应连接；
10.所述控制模块用于根据所述处理模块发送的控制第i个所述可控开关模块导通与关断的控制信号控制n-1组n个子开关中各个所述子开关的导通与关断。
11.优选的，n个所述cpu模块设置于所述n路服务器的机箱的四个侧面中的任意两个或多个侧面；
12.第i个所述cpu模块包括cpu、电源和内存条，所述cpu的n个upi信号传输引脚作为所述cpu模块的n个upi信号输出端。
13.优选的，所述处理模块为cpld。
14.优选的，所述n路服务器上的存储模块设置于所述n路服务器的机箱的外部；
15.n个所述cpu模块与所述存储模块连接。
16.优选的，还包括提示模块；
17.所述提示模块与所述处理模块连接，用于提示所述处理模块判定的n个所述cpu模块的在位情况。
18.优选的，所述提示模块包括与n个所述cpu模块一一对应的指示灯，用于在所述处理模块判定第i个所述cpu模块在位时发亮，在处理模块判定第i个所述cpu不在位时熄灭。
19.优选的，所述板卡为多层板卡；
20.当存在两个可控开关模块之间的n个第一upi信号线与其他任意两个可控开关模块之间的n个第二upi信号线交叉时，将交叉的n个第一upi信号线与n个第二upi信号线设置于所述板卡的不同信号层。
21.为解决上述技术问题，本发明还提供了一种n路服务器，包括n个cpu模块及主板，还包括如上述所述的upi信号互联装置，所述upi信号互联装置设置于所述主板上。
22.本发明提供了一种upi信号互联装置及n路服务器，将n个cpu模块的n个upi信号输出端通过该upi信号互联装置实现互联。具体来说，其中的处理模块在判定存在cpu模块在位且在位的cpu模块中的任意两个cpu模块待通信时，控制与在位且待通信的cpu模块对应的可控开关模块导通以实现数据传输；在判定存在cpu模块不在位时，控制与不在位的cpu模块对应的可控开关模块关断，此时对于在位的cpu模块来说，保证了在位的cpu模块处于待通信情况时的n个upi信号线均能用于传输数据，不会出现现有技术中该在位且待通信的cpu模块的n个upi信号线中与不在位的cpu模块连接的那条upi信号线被占用的情况，解决了现有技术中n个cpu模块不满配时的upi信号资源浪费的问题，提高了在位且待通信的cpu之间的数据传输吞吐量。
附图说明
23.为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1为现有技术中四路服务器的一种拓扑结构；
25.图2为本发明提供的一种upi信号互联装置的结构示意图；
26.图3为本发明提供的另一种upi信号互联装置的结构示意图。
具体实施方式
27.本发明的核心是提供一种upi信号互联装置及n路服务器，将n个cpu模块的n个upi信号输出端通过该upi信号互联装置实现互联，解决了现有技术中n个cpu模块不满配时的upi信号资源浪费的问题，提高了在位且待通信的cpu之间的数据传输吞吐量。
28.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
29.请参照图2，图2为本发明提供的一种upi信号互联装置的结构示意图，其中，以n＝4的四路服务器为例。
30.该upi信号互联装置，应用于n路服务器，n路服务器包括n个cpu模块、主板及设置于主板上的upi信号互联装置；upi信号互联装置包括板卡和设置在板卡上的处理模块1、n个连接器2及n个可控开关模块3，n为1或大于1的偶数；
31.处理模块1的n个在位检测端分别与n个连接器2的在位传输端一一对应连接，处理模块1的n个控制端分别与n个可控开关模块3的控制端一一对应连接，用于在通过连接器2的在位传输端判定存在cpu模块在位且在位的cpu模块中的任意两个cpu模块之间待通信时控制与在位且待通信的cpu模块对应的可控开关模块3导通，在判定存在cpu模块不在位时控制与不在位的cpu模块对应的可控开关模块3关断；
32.第i个可控开关模块3的n个upi信号传输端通过第i个连接器2与第i个cpu模块的n个upi信号输出端一一对应连接，第i个连接器2的在位传输端与第i个cpu模块的在位输出端连接，任意两个可控开关模块3之间均通过n个upi信号线连接，其中，1≤i≤n。
33.本实施例中，考虑到现有技术中n路服务器在实际使用过程中，很可能出现n个cpu不满配的情况，此时由于n路服务器的拓扑结构已经固定，与不在位的cpu连接的多条upi信号线均不能用于数据传输，导致upi信号资源的浪费，限制了在位的cpu之间的数据传输吞吐量。本技术提供了一种upi信号互联装置，将n个cpu模块的n个upi信号输出端通过该upi信号互联装置实现互联。
34.该upi信号互联装置包括板卡和设置在板卡上的处理模块1、n个连接器2及n个可控开关模块3，第i个cpu模块会将表征自身是否在位的在位信号通过其自身的在位输出端传输至第i个连接器2的在位传输端，再通过第i个连接器2传输至处理模块1的在位检测端，处理模块1通过第i个连接器2的在位传输端传递的在位信号判定第i个cpu模块是否在位，
这里的1≤i≤n。需要说明的是，这里的在位信号可以为在第i个cpu模块不在位时为低电平，在第i个cpu模块在位时为高电平，这里的连接器2可以为能够传输高速upi信号的高速连接器，本技术在此不作特别的限定。于是，结合n个cpu模块的upi信号输出端与该upi信号互联装置的连接方式及n个可控开关模块3之间的连接方式，处理模块1在通过n个连接器2的在位传输端判定存在cpu模块在位且在位的cpu模块中的任意两个cpu模块之间待通信时，控制与在位且待通信的cpu模块对应的可控开关模块3导通；在判定存在cpu模块不在位时控制与不在位的cpu模块对应的可控开关模块3关断，这里的控制可控开关模块3导通的方式可以为向该可控开关模块3发送使能信号，该使能信号为高电平；控制可控开关模块3关断的方式可以为向该可控开关模块3发送关闭信号，该关闭信号为低电平，本技术在此不作特别的限定。因此，采用该upi信号互联装置实现n个cpu模块之间的upi信号互联不会出现现有技术中在位且待通信的cpu模块的n个upi信号线中与不在位的cpu模块连接的那条upi信号线被占用的情况。
35.具体来说，以四路服务器为例，如图2所示，该四路服务器包括四个cpu模块，分别为cpu模块0、cpu模块1、cpu模块2及cpu模块3，每个cpu模块包括四个upi信号输出端及一个在位输出端。以cpu模块0为例说明图2中各条连接线路的含义，cpu模块0的四个upi信号输出端即为cpu_upi0、cpu_upi1、cpu_upi2及cpu_upi3，cpu模块0的一个在位输出端即为prsnt_0。cpu模块0与左上角的连接器2的之间的连接线在实物上可以为线缆，左上角的连接器2与左上角的可控开关模块3之间的那根加粗线实际上包括四条upi信号线，本实施例中为了简便说明，在图2中画成一根加粗线，左下角的连接器2与左下角的可控开关模块3之间的那根加粗线、右上角的连接器2与右上角的可控开关模块3之间的那根加粗线及右下角的连接器2与右下角的可控开关模块3之间的那根加粗线亦然。处理模块1通过prsnt_0这一在位检测引脚接收cpu模块0的在位输出端通过左上角的连接器2传输的在位信号以判定cpu模块0是否在位，并通过与左上角的可控开关模块3连接的控制端即sel_0引脚发送控制信号至左上角的可控开关模块3以控制左上角的可控开关模块3的导通与关断。于是，当处理模块1通过prsnt_[0-3]信号判定四个cpu模块满配时，四个cpu模块的四个upi信号传输端通过该upi信号传输装置实现upi互联；当处理模块1通过prsnt_[0-3]信号判定四个cpu模块不满配时，以配置cpu模块0和cpu模块2在位且待通信为例进一步说明：此时处理模块1判定cpu模块0和cpu模块2在位且待通信，控制左上角的可控开关模块3和左下角的可控开关模块3导通，控制右上角的可控开关模块3和右下角的可控开关模块3关断，使得cpu模块0的四个upi信号传输端与cpu模块2的四个upi信号传输端实现互联，而在现有技术中，如图1所示，当配置cpu 0和cpu2在位且待通信时，此时cpu0只有2个upi信号传输端与cpu2的2个upi信号传输端实现互联，即upi_02_1和upi_02_2，造成了upi信号资源的浪费，限制了在位且待通信的cpu0和cpu2之间数据传输吞吐量。
[0036]
需要说明的是，在n路服务器的实际应用中，在同一时刻，即使在位的cpu模块多于两个，最终在同一时刻实际进行upi信号传输的cpu模块可能只有两个，因此处理模块1在通过n个连接器2的在位传输端判定存在cpu模块在位且在位的cpu模块中的任意两个cpu模块之间待通信时，控制与在位且待通信的cpu模块对应的可控开关模块3导通。
[0037]
还需要说明的是，这里的处理模块1可以为cpld(complex programmable logic device复杂可编程逻辑元件)，本技术在此不作特别的限定。
[0038]
此外，该upi信号互联装置还可以应用于其他的集中供电的高密度服务器，本技术在此不作特别的限定。
[0039]
综上，本技术提供了一种upi信号互联装置，将n个cpu模块的n个upi信号输出端通过该upi信号互联装置实现互联。保证了在位的cpu模块处于待通信情况时的n个upi信号线均能用于传输数据，不会出现现有技术中该在位且待通信的cpu模块的n个upi信号线中与不在位的cpu模块连接的那条upi信号线被占用的情况，解决了现有技术中n个cpu模块不满配时的upi信号资源浪费的问题，提高了在位且待通信的cpu之间的数据传输吞吐量。
[0040]
在上述实施例的基础上：
[0041]
作为一种优选的实施例，第i个可控开关模块3包括n-1组n个子开关及与n-1组n个子开关的控制端连接的控制模块；
[0042]
第i个可控开关模块3的n-1组n个子开关的每组n个子开关的第一端均通过第i个连接器2与第i个cpu模块的n个upi信号输出端一一对应连接；任意两个可控开关模块3之间的两组n个子开关的第二端之间通过n个upi信号线一一对应连接；
[0043]
控制模块用于根据处理模块1发送的控制第i个可控开关模块3导通与关断的控制信号控制n-1组n个子开关中各个子开关的导通与关断。
[0044]
本实施中，第i个可控开关模块3可以为包括n-1组n个子开关及与n-1组n个子开关的控制端连接的控制模块，该控制模块可以根据处理模块1发送的控制第i个可控开关模块3导通与关断的控制信号控制n-1组n个子开关中各个子开关的导通与关断。
[0045]
具体来说，当第i个cpu模块不在位时，处理模块1会控制与该第i个cpu模块对应的第i个可控开关模块3关断，该第i个可控开关模块3中的控制模块在接收到处理模块1发送的表征关断的控制信号时，会控制该第i个可控开关模块3中的n-1组n个子开关中的各个子开关关断；
[0046]
当第i个cpu模块在位且待通信时，处理模块1会控制与该第i个cpu模块对应的第i个可控开关模块3导通，该第i个可控开关模块3中的控制模块在接收到处理模块1发送的表征导通的控制信号时，该控制模块可以根据该控制信号控制n-1组n个子开关中的各个子开关的导通与关断。具体来说，该控制模块可以控制n-1组n个子开关中的各个子开关的全部导通，也可以控制n-1组n个子开关中与不在位的cpu模块对应的那些组n个子开关关断并控制与在位的cpu模块对应的那些组n个子开关导通，本技术在此不作特别的限定，根据实际的控制策略需要而定；进一步来说，对于这里与在位且待通信的cpu模块对应的那组n个子开关可以全部导通，也可以部分导通，本技术在此不作特别的限定，根据客户实际使用过程中的upi信号传输性能需要而定。
[0047]
还需要说明的是，对于第i个cpu模块处于在位但暂时不待通信状态的情况，处理模块1可以控制与该第i个cpu模块对应的第i个可控开关模块3导通，该第i个可控开关模块3中的控制模块在接收到处理模块1发送的表征导通的控制信号时，该控制模块可以根据该控制信号控制n-1组n个子开关中的各个子开关的导通与关断。具体来说，该控制模块可以控制n-1组n个子开关中的各个子开关的全部导通，也可以控制n-1组n个子开关中与不在位的cpu模块对应的那些组n个子开关关断且控制与在位的cpu模块对应的那些组n个子开关导通，本技术在此不作特别的限定，根据实际的控制策略需要而定。
[0048]
可见，通过这种方式能够有效可靠地实现n个可控开关模块3的控制逻辑。
[0049]
请参照图3，图3为本发明提供的另一种upi信号互联装置的结构示意图。
[0050]
作为一种优选的实施例，n个cpu模块设置于n路服务器的机箱的四个侧面中的任意两个或多个侧面；
[0051]
第i个cpu模块包括cpu、电源和内存条，cpu的n个upi信号传输引脚作为cpu模块的n个upi信号输出端。
[0052]
本实施例中，发明人进一步考虑到现有技术中n个cpu均设置于主板上，很可能造成主板的尺寸过大，且该主板只能设置于n路服务器的机箱的四个侧面中的一个侧面，很可能造成机箱的尺寸过大。本技术中，将现有技术中的n个cpu模块化，即针对第i个cpu模块，该cpu模块包括cpu、电源和内存条，cpu的n个upi信号传输引脚作为cpu模块的n个upi信号输出端，以与该cpu模块对应的连接器2连接，cpu上设置的在位输出引脚作为该cpu模块的在位输出端，模块化后的n个cpu模块可以设置于n路服务器的机箱的四个侧面中的任意两个或多个侧面。
[0053]
具体来说，仍然以四路服务器为例，如图3所示，该四路服务器包括四个cpu模块，分别为cpu模块0、cpu模块1、cpu模块2及cpu模块3，cpu模块0放置在机箱的左侧面，cpu模块1放置在机箱的上侧面，cpu模块2放置在机箱的下侧面，cpu模块3放置在机箱的右侧面。
[0054]
需要说明的是，为了不影响n个cpu模块之间的信号传输性能，n个cpu模块可以灵活设置于n路服务器的机箱的四个侧面中的任意两个或多个侧面，但不宜相距过远。
[0055]
可见通过这种方式可以提高n路服务器的机箱结构设计的灵活性，在一定程度上减小了机箱的尺寸，方便实用，提升了客户的使用体验。
[0056]
作为一种优选的实施例，处理模块1为cpld。
[0057]
本实施例中，处理模块1可以为cpld，cpld的n个在位检测端分别与n个连接器2的在位传输端一一对应连接，cpld的n个控制端分别与n个可控开关模块3的控制端一一对应连接，用于在通过连接器2的在位传输端判定存在cpu模块在位且在位的cpu模块中的任意两个cpu模块之间待通信时控制与在位且待通信的cpu模块对应的可控开关模块3导通，在判定存在cpu模块不在位时控制与不在位的cpu模块对应的可控开关模块3关断。
[0058]
可见，通过这种方式能够实现本技术中处理模块1的控制逻辑，且cpld的集成度高，可靠性高，便于开发人员根据实际需要灵活设计控制逻辑。
[0059]
作为一种优选的实施例，n路服务器上的存储模块设置于n路服务器的机箱的外部；
[0060]
n个cpu模块与存储模块连接。
[0061]
本实施例中，为了进一步减小机箱的尺寸，本技术中将原本设置于n路服务器的机箱内部的存储模块设置于机箱的外部，n个cpu模块与存储模块连接以实现数据传输。
[0062]
需要说明的是，cpu模块与存储模块可以通过能够传输高速信号的高速连接器连接，本技术在此不作特别的限定。
[0063]
可见，通过这种方式可以进一步减小机箱的尺寸，可以根据客户所需n路服务器的尺寸灵活运用机箱的放置空间以满足不同客户的需求。
[0064]
作为一种优选的实施例，还包括提示模块；
[0065]
提示模块与处理模块1连接，用于提示处理模块1判定的n个cpu模块的在位情况。
[0066]
本技术中，该upi信号互联装置还包括提示模块，该提示模块可以根据处理模块1
判定的n个cpu模块的在位情况，提示n个cpu模块的在位情况，展示方式更加直观，便于开发人员了解n个cpu模块的配置情况并进行后续动作。
[0067]
作为一种优选的实施例，提示模块包括与n个cpu模块一一对应的指示灯，用于在处理模块1判定第i个cpu模块在位时发亮，在处理模块1判定第i个cpu不在位时熄灭。
[0068]
本技术中，该提示模块可以为与n个cpu模块一一对应的指示灯，在处理模块1判定第i个cpu模块在位时，与第i个cpu模块对应的指示灯发亮；在处理模块1判定第i个cpu模块不在位时，与第i个cpu模块对应的指示灯熄灭，展示方式更加直观可靠，便于开发人员了解n个cpu模块的配置情况并进行后续动作。
[0069]
作为一种优选的实施例，板卡为多层板卡；
[0070]
当存在两个可控开关模块3之间的n个第一upi信号线与其他任意两个可控开关模块3之间的n个第二upi信号线交叉时，将交叉的n个第一upi信号线与n个第二upi信号线设置于板卡的不同信号层。
[0071]
本实施例中，考虑到在现有技术中，多个cpu及其upi信号的走线均在一块主板上，而主板上还包括用于实现其他功能的器件，导致这些器件的摆放难度大，走线困难。且多个cpu的upi信号走线能够采用的拓扑结构有限，主板上其他器件的走线与多个cpu的upi信号的走线容易产生交叉，且在cpu个数较多时多个cpu的upi信号的走线本身也很可能出现交叉，不满足upi信号传输要求，从而影响数据传输性能，导致高速信号互联瓶颈。为解决上述技术问题，现有技术中通常采用增加主板层数或将主板上其他电路移开至相对远一些的位置。但采用增加主板层数的方式受限于主板板卡的尺寸及能够增加的主板层数的上限值，且造成了设计成本的增加；采用将主板上其他电路移开的方式在cpu个数较多时仍有走线交叉的可能，且牺牲了被移动的电路的相关性能。本技术提供的upi信号互联装置包括的板卡为多层板卡，当存在两个可控开关模块3之间的n个第一upi信号线与其他任意两个可控开关模块3之间的n个第二upi信号线交叉时，将交叉的n个第一upi信号线与n个第二upi信号线设置于板卡的不同信号层，可以解决现有技术中upi信号走线交叉的问题。
[0072]
具体来说，仍然以四路服务器为例，请进一步参照图2，左上角的可控开关模块3与右下角的可控开关模块3之间有4条upi信号线，即upi_03_0、upi_03_1、upi_03_2及upi_03_3，右上角的可控开关模块3与左下角的可控开关模块3之间有4条upi信号线，即upi_12_0、upi_12_1、upi_12_2及upi_12_3，若将upi_03_[0-3]和upi_12_[0-3]设置在板卡的同一信号层，则会引起upi走线的交叉，于是本技术中，将交叉的upi_03_[0-3]和upi_12_[0-3]设置于板卡的不同信号层。
[0073]
可见，通过这种方式有效地解决了现有技术中的upi走线交叉的问题，且无需增加主板层数或将主板上其他电路移开至相对远一些的位置，优化了主板上器件的走线问题，提高了连接线路的稳定性。
[0074]
本发明还提供了一种n路服务器，包括n个cpu模块及主板，还包括如上述所述的upi信号互联装置，upi信号互联装置设置于主板上。
[0075]
对于本发明中提供的n路服务器的介绍请参照上述upi信号互联装置的实施例，此处不再赘述。
[0076]
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置
而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0077]
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0078]
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种upi信号互联装置，其特征在于，应用于n路服务器，所述n路服务器包括n个cpu模块、主板及设置于所述主板上的upi信号互联装置；所述upi信号互联装置包括板卡和设置在板卡上的处理模块、n个连接器及n个可控开关模块，n为1或大于1的偶数；所述处理模块的n个在位检测端分别与n个所述连接器的在位传输端一一对应连接，所述处理模块的n个控制端分别与n个所述可控开关模块的控制端一一对应连接，用于在通过所述连接器的在位传输端判定存在cpu模块在位且在位的cpu模块中的任意两个cpu模块之间待通信时控制与在位且待通信的cpu模块对应的可控开关模块导通，在判定存在cpu模块不在位时控制与不在位的cpu模块对应的可控开关模块关断；第i个所述可控开关模块的n个upi信号传输端通过第i个所述连接器与第i个所述cpu模块的n个upi信号输出端一一对应连接，第i个所述连接器的在位传输端与第i个所述cpu模块的在位输出端连接，任意两个所述可控开关模块之间均通过n个upi信号线连接，其中，1≤i≤n。2.如权利要求1所述的upi信号互联装置，其特征在于，第i个所述可控开关模块包括n-1组n个子开关及与n-1组n个子开关的控制端连接的控制模块；第i个所述可控开关模块的n-1组n个子开关的每组n个子开关的第一端均通过第i个所述连接器与第i个所述cpu模块的n个upi信号输出端一一对应连接；任意两个所述可控开关模块之间的两组n个子开关的第二端之间通过n个upi信号线一一对应连接；所述控制模块用于根据所述处理模块发送的控制第i个所述可控开关模块导通与关断的控制信号控制n-1组n个子开关中各个所述子开关的导通与关断。3.如权利要求1所述的upi信号互联装置，其特征在于，n个所述cpu模块设置于所述n路服务器的机箱的四个侧面中的任意两个或多个侧面；第i个所述cpu模块包括cpu、电源和内存条，所述cpu的n个upi信号传输引脚作为所述cpu模块的n个upi信号输出端。4.如权利要求1所述的upi信号互联装置，其特征在于，所述处理模块为cpld。5.如权利要求1所述的upi信号互联装置，其特征在于，所述n路服务器上的存储模块设置于所述n路服务器的机箱的外部；n个所述cpu模块与所述存储模块连接。6.如权利要求1所述的upi信号互联装置，其特征在于，还包括提示模块；所述提示模块与所述处理模块连接，用于提示所述处理模块判定的n个所述cpu模块的在位情况。7.如权利要求6所述的upi信号互联装置，其特征在于，所述提示模块包括与n个所述cpu模块一一对应的指示灯，用于在所述处理模块判定第i个所述cpu模块在位时发亮，在处理模块判定第i个所述cpu不在位时熄灭。8.如权利要求1至7任一项所述的upi信号互联装置，其特征在于，所述板卡为多层板卡；当存在两个可控开关模块之间的n个第一upi信号线与其他任意两个可控开关模块之间的n个第二upi信号线交叉时，将交叉的n个第一upi信号线与n个第二upi信号线设置于所述板卡的不同信号层。9.一种n路服务器，其特征在于，包括n个cpu模块及主板，还包括如权利要求1至8任一
项所述的upi信号互联装置，所述upi信号互联装置设置于所述主板上。

技术总结
本发明公开了一种UPI信号互联装置及N路服务器，其中的处理模块在判定存在CPU模块在位且在位的CPU模块中的任意两个CPU模块待通信时，控制与在位且待通信的CPU模块对应的可控开关模块导通以实现数据传输；在判定存在CPU模块不在位时，控制与不在位的CPU模块对应的可控开关模块关断，此时对于在位的CPU模块来说，保证了在位的CPU模块处于待通信情况时的N个UPI信号线均能用于传输数据，解决了现有技术中N个CPU模块不满配时的UPI信号资源浪费的问题，提高了在位且待通信的CPU之间的数据传输吞吐量。传输吞吐量。传输吞吐量。


技术研发人员：王玉山
受保护的技术使用者：苏州浪潮智能科技有限公司
技术研发日：2021.11.12
技术公布日：2022/3/8