一种基于AXI总线的FlexRay控制器的制作方法

一种基于axi总线的flexray控制器
技术领域
1.本发明涉及属于soc片上系统技术领域，尤其涉及一种基于axi总线的flexray控制器。


背景技术：

2.flexray是新一代的高性能总线，相比于can总线，具有更灵活的数据通信，更快的数据速率，更全面的拓扑选择和更好的容错运算等特点，目前已广泛应用于车载控制领域。汽车网络控制系统的安全很重要，而网络拓扑结构在汽车网络中具有很重要的影响。flexray总线提供灵活的配置，可支持各种拓扑，如总线、星型和混合拓扑，flexray利用两条独立的物理线路进行通信，每条的数据速率为lombps，两条通信线路主要用来实现冗余，因此消息传输具有容错能力，也可利用两条线路来传输不同消息，这样数据吞吐量可加倍。因此flexray总线为下一代的车内控制系统提供所需的速度和可靠性。
3.axi(advanced extensible interface)是一种总线协议，该协议是arm公司提出的amba(advanced microcontroller bus architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。axi技术丰富了现有的amba标准内容，满足超高性能和复杂的片上系统(soc)设计的需求。axi特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。
4.目前flexray总线控制器应用越来越广泛，但主要集成于nxp公司的几款powerpc处理器中，采用的是基于chi(controller host interface)总线接口协议，支持hcs12(hcs12 family of microcontrollers)、mpc(mpc5xx and mpc55xx family microcontrollers)、ami(asynchronous memory interface)等类型，还未见有基于axi总线接口的flexray控制器，如果要集成于axi接口的soc中，还需进行接口协议转换，应用不方便，特别是随着arm处理器的广泛应用，内部采用的均为axi总线，因此设计一款基于axi总线的flexray控制器，使其可以方便集成于高性能soc中，特别是基于arm处理器的应用领域。


技术实现要素：

5.本发明目的是：提供一种基于axi总线的flexray控制器，可以方便集成于基于axi总线的soc片上系统中，特别是基于arm处理器的应用领域。
6.本发明的技术方案是：
7.一种基于axi总线的flexray控制器，包括：
8.axi协议模块，提供axi总线协议的配置、读写时序和状态，实现axi总线协议；
9.chi协议模块，提供主机访问模块的配置、控制和状态寄存器，以及消息缓冲区配置、控制和状态寄存器；
10.bmif模块，作为总线接口管理单元，实现对flexray内存的访问；
11.通信控制器，将接收到的帧和要发送的帧的帧头和有效负载数据存储在flexray内存区；
12.时钟交叉单元，实现从总线时钟域到pe时钟域的信号交叉，从pe时钟域到pe时钟域的信号穿越，实现pe和总线时钟域的异步；
13.pe协议引擎，包括两个channel通道、时间控制单元tcu、序列引擎seq，两个channel通道分别构成发送单元和接收单元，用于发送和接收数据帧，时间控制单元tcu负责维护flexray网络的全局时钟同步，pe的整体活动由序列引擎seq控制。
14.优选的，所述chi总线的接口信号包括clk、data[15:0]、addr[12:1]、bsel[1:0]、ce、we、oe信号，其中clk为工作时钟信号；data[15:0]为双向数据线；addr[12:1]为地址线；bsel[1:0]为字节选择信号；ce为片选信号，低电平有效；we为写使能信号，低电平有效；oe为读使能信号，低电平有效。
[0015]
优选的，所述axi总线的接口信号包括5个通道：写地址通道、写数据通道、写返回通道、读地址通道、读数据通道；写地址通道、写数据通道、写返回通道组成一次写操作；读地址通道、读数据通道组成一次读操作。
[0016]
优选的，所述chi总线转换为axi总线协的转换接口，包括逻辑控制模块，内部缓存fifo模块、协议转换控制模块。
[0017]
优选的，所述chi总线的接口实现ami、mpc、hcs12三种主机的访问时序控制模块，通过bsel信号的选择，切换到相应的主机时序；axi接口支持单向通道体系结构、多项数据的交换、独立的地址和数据通道，能够对每一个通道进行单独优化，实现标准的axi协议。
[0018]
优选的，所述逻辑控制模块实现chi接口协议与axi接口协议的转换，实现两个协议间数据的双向传输；所述内部缓存fifo模块存储chi接口协议与axi接口协议转换时产生的数据；所述协议转换控制模块实现chi接口协议和axi接口协议转换时所需的控制信号，以及对缓存fifo进行控制，实现fifo读、写、擦的功能。
[0019]
本发明的优点是：
[0020]
本发明的优点是形成基于axi总线的flexray控制器标准ip，利用该ip可以直接与soc中axi总线相接，使用时可以挂接于基于axi总线的soc电路中，不再需要进行总线协议转换。而且该ip模块设计时考虑了标准的axi总线协议与传统的chi协议，可以应用于原powerpc处理器领域，也可应用于arm处理器领域。
附图说明
[0021]
下面结合附图及实施例对本发明作进一步描述：
[0022]
图1为本发明的基于axi总线的flexray控制器原理框图；
[0023]
图2为本发明的chi协议与axi协议转换框图。
具体实施方式
[0024]
本实施例主要设计一种基于axi总线的flexray控制器，形成标准ip，可以方便集成于基于axi总线的soc片上系统中，特别是基于arm处理器的应用领域。本设计的核心是设计一种chi总线与axi总线的协议转换接口，通过flexray控制器原有的chi总线转换为axi总线协议，可以满足满足不同的主机接口协议，使flexray控制器轻松实现与axi总线接口间的通信协议，便于cpu通过axi总线进行访问。
[0025]
如图1所示，本发明所提出的一种基于axi总线的flexray控制器，包括：
[0026]
axi协议模块，提供axi总线协议的配置、读写时序和状态，实现axi总线协议；
[0027]
chi协议模块，提供主机访问模块的配置、控制和状态寄存器，以及消息缓冲区配置、控制和状态寄存器；
[0028]
bmif模块，作为总线接口管理单元，实现对flexray内存的访问；
[0029]
通信控制器，将接收到的帧和要发送的帧的帧头和有效负载数据存储在flexray内存区；
[0030]
时钟交叉单元，实现从总线时钟域到pe时钟域的信号交叉，从pe时钟域到pe时钟域的信号穿越，实现pe和总线时钟域的异步；
[0031]
pe协议引擎，包括两个channel通道、时间控制单元tcu、序列引擎seq，两个channel通道分别构成发送单元和接收单元，用于发送和接收数据帧，时间控制单元tcu负责维护flexray网络的全局时钟同步，pe的整体活动由序列引擎seq控制。
[0032]
所述chi总线的接口信号包括clk、data[15:0]、addr[12:1]、bsel[1:0]、ce、we、oe信号，其中clk为工作时钟信号；data[15:0]为双向数据线；addr[12:1]为地址线；bsel[1:0]为字节选择信号；ce为片选信号，低电平有效；we为写使能信号，低电平有效；oe为读使能信号，低电平有效。
[0033]
所述axi总线的接口信号包括5个通道：写地址通道、写数据通道、写返回通道、读地址通道、读数据通道，另外加上两个全局信号时钟clk和复位reset；写地址通道、写数据通道、写返回通道组成一次写操作；读地址通道、读数据通道组成一次读操作。通过axi总线可以与soc内部总线直接相连。
[0034]
写地址通道信号如表1所示。
[0035]
表1
[0036]
[0037][0038]
写数据通道信号如表2所示。
[0039]
表2
[0040][0041]
写响应通道信号如表3所示。
[0042]
表3
[0043]
[0044][0045]
读地址通道信号如表4所示。
[0046]
表4
[0047][0048]
写数据通道信号如表5所示。
[0049]
表5
[0050]
[0051][0052]
由于chi总线与axi总线时序不同，无法进行直接通信，因此设计协议转换控制模块，将chi总线协议转换为axi总线接口协议。主要将chi接口的clk、data[15:0]、addr[12:1]、bsel[1:0]、ce、we、oe等信号转换成axi接口的5个通道信号，如图2所示。另外，在协议转换设计时，axi接口协议也可转换为chi接口协议，实现两者间的双向传输通道。
[0053]
图2中，所述chi总线的接口实现ami、mpc、hcs12三种主机的访问时序控制模块，通过bsel信号的选择，切换到相应的主机时序；axi接口支持单向通道体系结构、多项数据的交换、独立的地址和数据通道，能够对每一个通道进行单独优化，实现标准的axi协议。
[0054]
图2中，所述将chi总线转换为axi总线协议，包括逻辑控制模块，内部缓存fifo模块、协议转换控制模块。所述逻辑控制模块实现chi接口协议与axi接口协议的转换，实现两个协议间数据的双向传输；所述内部缓存fifo模块存储chi接口协议与axi接口协议转换时产生的数据；所述协议转换控制模块实现chi接口协议和axi接口协议转换时所需的控制信号，以及对缓存fifo进行控制，实现fifo读、写、擦的功能。
[0055]
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。

技术特征：
1.一种基于axi总线的flexray控制器，其特征在于，包括：axi协议模块，提供axi总线协议的配置、读写时序和状态，实现axi总线协议；chi协议模块，提供主机访问模块的配置、控制和状态寄存器，以及消息缓冲区配置、控制和状态寄存器；bmif模块，作为总线接口管理单元，实现对flexray内存的访问；通信控制器，将接收到的帧和要发送的帧的帧头和有效负载数据存储在flexray内存区；时钟交叉单元，实现从总线时钟域到pe时钟域的信号交叉，从pe时钟域到pe时钟域的信号穿越，实现pe和总线时钟域的异步；pe协议引擎，包括两个channel通道、时间控制单元tcu、序列引擎seq，两个channel通道分别构成发送单元和接收单元，用于发送和接收数据帧，时间控制单元tcu负责维护flexray网络的全局时钟同步，pe的整体活动由序列引擎seq控制。2.根据权利要求1所述的基于axi总线的flexray控制器，其特征在于，所述chi总线的接口信号包括clk、data[15:0]、addr[12:1]、bsel[1:0]、ce、we、oe信号，其中clk为工作时钟信号；data[15:0]为双向数据线；addr[12:1]为地址线；bsel[1:0]为字节选择信号；ce为片选信号，低电平有效；we为写使能信号，低电平有效；oe为读使能信号，低电平有效。3.根据权利要求2所述的基于axi总线的flexray控制器，其特征在于，所述axi总线的接口信号包括5个通道：写地址通道、写数据通道、写返回通道、读地址通道、读数据通道；写地址通道、写数据通道、写返回通道组成一次写操作；读地址通道、读数据通道组成一次读操作。4.根据权利要求3所述的基于axi总线的flexray控制器，其特征在于，所述chi总线转换为axi总线协的转换接口，包括逻辑控制模块，内部缓存fifo模块、协议转换控制模块。5.根据权利要求4所述的基于axi总线的flexray控制器，其特征在于，所述chi总线的接口实现ami、mpc、hcs12三种主机的访问时序控制模块，通过bsel信号的选择，切换到相应的主机时序；axi接口支持单向通道体系结构、多项数据的交换、独立的地址和数据通道，能够对每一个通道进行单独优化，实现标准的axi协议。6.根据权利要求5所述的基于axi总线的flexray控制器，其特征在于，所述逻辑控制模块实现chi接口协议与axi接口协议的转换，实现两个协议间数据的双向传输；所述内部缓存fifo模块存储chi接口协议与axi接口协议转换时产生的数据；所述协议转换控制模块实现chi接口协议和axi接口协议转换时所需的控制信号，以及对缓存fifo进行控制，实现fifo读、写、擦的功能。

技术总结
本发明公开了一种基于AXI总线的FlexRay控制器，包括：AXI协议模块、CHI协议模块、BMIF模块、通信控制器、时钟交叉单元、PE协议引擎，CHI总线转换为AXI总线协的转换接口，包括逻辑控制模块、内部缓存FIFO模块、协议转换控制模块。本发明的优点是形成基于AXI总线的FlexRay控制器标准IP，利用该IP可以直接与SoC中AXI总线相接，使用时可以挂接于基于AXI总线的SoC电路中，不再需要进行总线协议转换。而且该IP模块设计时考虑了标准的AXI总线协议与传统的CHI协议，可以应用于原PowerPC处理器领域，也可应用于ARM处理器领域。可应用于ARM处理器领域。可应用于ARM处理器领域。


技术研发人员：张磊 张栩豪 王佚楠 徐叔喜 汪健
受保护的技术使用者：中国兵器工业集团第二一四研究所苏州研发中心
技术研发日：2021.12.10
技术公布日：2022/3/8