非易失性存储器件的制作方法

非易失性存储器件
1.相关申请的交叉引用
2.本技术要求于2020年9月7日在韩国知识产权局递交的韩国专利申请no.10-2020-0113887的优先权，该申请的全部公开内容通过引用合并于此。
技术领域
3.本公开涉及一种非易失性存储器件。更具体地，本公开涉及一种非易失性存储器件，其利用通过施加到位线和/或公共源极线的脉冲生成的栅感应漏极泄露(gidl)现象。


背景技术：

4.半导体存储器件可以被分类为易失性半导体存储器件和非易失性半导体存储器件。当断电时，易失性半导体存储器件可能会丢失存储的数据。非易失性半导体存储器件可以在没有电力的情况下存储数据。存储在非易失性存储器中的数据可以是永久性的或可重新编程的。因此，非易失性半导体存储器件用于在广泛的应用中存储用户数据、程序和微代码，该广泛的应用为例如计算机技术、航空技术、通信技术和消费电子技术。


技术实现要素：

5.根据本公开的实施例，提供了一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；公共源极线驱动器，被配置为向所述公共源极线提供公共源极线电压；页缓冲器单元，被配置为向多条位线中的至少一条提供位线电压；控制逻辑电路，被配置为调整公共源极线电压和位线电压；以及通道初始化电路，其中所述通道初始化电路针对初始化脉冲来设置公共源极线电压和位线电压，并且所述通道初始化电路在多个读区段之间施加初始化脉冲，其中，在多个读区段中，向多条字线中的至少两条施加读电压。
6.根据本公开的实施例，提供了一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；控制逻辑电路，被配置为调整施加到多条字线的电压；以及通道初始化电路，被配置为调整施加到多条位线和公共源极线的电压，其中，控制逻辑电路从第一时间到第二时间向多条字线中的在其上执行读操作的字线施加预充电电压，从第二时间到第三时间向在其上执行读操作的字线施加读电压，从第一时间到第三时间向多条字线中的在其上执行读操作的字线施加读电压，并从第三时间到第四时间对多条字线执行恢复操作，并且通道初始化电路在第三时间与第四时间之间的至少一时间段期间向多条位线和公共源极线中的至少一条施加初始化脉冲。
7.根据本公开的实施例，提供了一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条串选择线、多条地选择线、多条位线和公共源极线连接的非易失性存储块；行解码器，连接到多条字线、多条串选择线和多条地选择线；公共源极线驱动器，连接至公共源极线；电压发生器，被配置为向行解码器施加字线电压；页缓冲器单元，连接到多条位线；以及控制逻辑电路，被配置为：向电压发生器传输用于调整字线电压的电压控制信
号，向行解码器传输包括字线信息的行地址信号，该字线信息识别施加有字线电压的字线，向公共源极线驱动器传输用于控制施加到公共源极线的公共源极线电压的公共源极线电压控制信号，传输要被施加到多条字线中的至少两条的读电压，并向页缓冲器单元传输包括位线信息的列地址信号，位线信息标识要施加位线电压的位线，其中，控制逻辑电路包括通道初始化电路，通道初始化电路针对初始化脉冲设置公共源极线电压和位线电压，并且通道初始化电路在多个读区段之间施加初始化脉冲，其中，在多个读区段中，向至少两条字线施加读电压。
8.根据本公开的实施例，提供了一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；公共源极线驱动电路，被配置为向公共源极线提供公共源极线电压；页缓冲器电路，被配置为向位线中的至少一条提供位线电压；以及通道初始化电路被配置为：将公共源极线电压和位线电压增加到初始化电压电平，其中，在第一读区段和第二读区段之间达到初始化电压电平，其中，读电压在第一读区段和第二读区段中的每一个中被施加到所选字线和未选择的字线。
附图说明
9.图1是示出根据本公开的一些实施例的包括非易失性存储器件在内的系统的框图。
10.图2是示出根据本公开的一些实施例的包括非易失性存储器件在内的另一系统的框图。
11.图3是示出根据本公开的一些实施例的非易失性存储器件的框图。
12.图4是示出根据本公开的一些实施例的通道初始化电路的框图。
13.图5和图6是用于说明噪声区域中出现的噪声的时序图。
14.图7是示出根据本公开的一些实施例的非易失性存储器件的非易失性存储块的透视图。
15.图8是图7的区域a的放大图。
16.图9是用于说明根据本公开的一些实施例的调整非易失性存储器件的通道电位电平的操作的图。
17.图10是用于说明根据本公开的一些实施例的非易失性存储器件的操作的时序图。
18.图11是用于说明不执行通道初始化的非易失性存储器件的操作的时序图。
19.图12是示出根据本公开的一些实施例的通道初始化电路的操作的流程图。
20.图13是示出根据本公开的一些实施例的非易失性存储器件的操作的阶梯图。
21.图14是示出根据本公开的一些实施例的另一非易失性存储器件的框图。
22.图15是示出根据本公开的一些实施例的非易失性存储器件的非易失性存储块的电路图。
23.图16是示出根据本公开的一些实施例的包括非易失性存储器件在内的系统的框图。
24.图17是用于说明根据本公开的一些实施例的非易失性存储器件的非易失性存储块中包括的vnand结构的图。
具体实施方式
25.图1是示出根据本公开的一些实施例的包括非易失性存储器件在内的系统的框图。
26.参考图1，存储系统1可以包括存储器件100和存储控制器200。存储系统1可以支持多个通道ch1至chm，并且存储器件100和存储控制器200可以通过多个通道初始化ch1至chm连接。例如，存储系统1可以被实现为诸如固态驱动器(ssd)的存储设备。
27.根据本公开的一些实施例，存储器件100可以包括多个非易失性存储器件nvm11至nvmmn。非易失性存储器件nvm11至nvmmn中的每一个可以通过相应方式连接到多个通道ch1至chm之一。例如，非易失性存储器件nvm11至nvm1n通过通路w11至w1n连接到第一通道ch1，并且非易失性存储器件nvm21至nvm2n可以通过通路w21至w2n连接到第二通道ch2。此外，非易失性存储器件nvmm1到nvmmn可以通过通路wm1到wmn连接到第m通道chm。在本公开的示例性实施例中，多个存储器件nvm11至nvmmn中的每一个可以实现在任何存储单元中，所述存储单元可以根据来自存储控制器200的各个命令进行操作。例如，虽然非易失性存储器件nvm11至nvmmn中的每一个可以实现为芯片或管芯，但是本公开不限于此。
28.存储控制器200可以通过多个通道ch1至chm向存储器件100发送信号并从存储器件100接收信号。例如，存储控制器200可以通过通道ch1到chm向存储器件100发送命令cmda到cmdm、地址addra到addrm和数据dataa到datam，或者可以从存储器件100接收数据dataa到datam。
29.存储控制器200通过每个通道来选择与该通道连接的根据本公开的一些实施例的非易失性存储器件之一，并且可以向所选非易失性存储器件发送信号并从所选非易失性存储器件接收信号。例如，存储控制器200可以从与第一通道ch1连接的非易失性存储器件nvm11至nvm1n中选择非易失性存储器件nvm11。存储控制器200可以通过第一通道ch1向所选非易失性存储器件nvm11发送命令cmda、地址addra和数据dataa，或者可以从所选非易失性存储器件nvm11接收数据dataa。
30.存储控制器200可以通过不同的通道并行地向存储器件100发送信号和从存储器件100接收信号。例如，在存储控制器200通过第一通道ch1向存储器件100发送命令cmda的同时，存储控制器200可以通过第二通道ch2向存储器件100发送命令cmdb。例如，在存储控制器200cm通过第一通道ch1从存储器件100接收数据dataa，存储控制器200可以通过第二通道ch2从存储器件100接收数据datab。
31.存储控制器200可以控制存储器件100的整体操作。存储控制器200可以向通道ch1至chm发送信号以控制连接到通道ch1至chm的非易失性存储器件nvm11至nvmmn中的每一个。例如，存储控制器200可以向第一通道ch1发送命令cmda和地址addra，以控制非易失性存储器件nvm11至nvm1n中的所选一个。
32.非易失性存储器件nvm11至nvmmn中的每一个都可以在存储控制器200的控制下操作。例如，非易失性存储器件nvm11可以根据提供给第一通道ch1的命令cmda、地址addra和数据dataa来对dataa进行编程。例如，存储器件nvm21可以根据提供给第二通道ch2的命令cmdb和地址addrb来读取数据datab，并且可以向存储控制器200发送读取的数据datab。
33.尽管图1示出了存储器件100通过m个通道与存储控制器200通信并且存储器件100包括n个非易失性存储器件以对应于每个通道的配置，但是通道的数量和与一个通道相连
的非易失性存储器件的数量可以进行各种改变。
34.图2是示出根据本公开的一些实施例的包括非易失性存储器件在内的另一系统的框图。
35.参考图2，存储系统2可以包括非易失性存储器件300和存储控制器400。非易失性存储器件300可以对应于图1的非易失性存储器件nvm11到nvmmn之一，该非易失性存储器件nvm11到nvmmn基于图1的多个通道ch1到chm之一与图1的存储控制器200通信。存储控制器400可以对应于图1的存储控制器200。
36.存储器件300可以包括第一引脚p11至第八引脚p18、存储器接口电路310、控制逻辑电路320和存储单元阵列330。
37.存储器接口电路310可以通过第一引脚p11从存储控制器400接收芯片使能信号nce。存储器接口电路310可以根据芯片使能信号nce通过第二引脚p12至第八引脚p18向存储控制器400发送信号和从存储控制器400接收信号。例如，当芯片使能信号nce处于使能状态(例如，高电平)时，存储器接口电路310可以通过第二引脚p12至第八引脚p18向存储控制器400发送信号和从存储控制器400接收信号。
38.存储器接口电路310可以通过第二引脚p12至第四引脚p14从存储控制器400接收命令锁存使能信号cle、地址锁存使能信号ale和写使能信号nwe。存储器接口电路310可以通过第七引脚p17从存储控制器400接收数据信号dq或向存储控制器400发送数据信号dq。命令cmd、地址addr和数据data可以通过数据信号dq传输。例如，数据信号dq可以通过多条数据信号线传输。在这种情况下，第七引脚p17可以包括与多个数据信号相对应的多个引脚。
39.存储器接口电路310可以基于写使能信号nwe的切换时序从在命令锁存使能信号cle的使能部分(例如，高电平状态)中接收的数据信号dq获取命令cmd。存储器接口电路310可以基于写使能信号nwe的切换时序从在地址锁存使能信号ale的使能部分(例如，高电平状态)中接收的数据信号dq获取地址addr。
40.在本公开的示例性实施例中，写使能信号nwe可以维持静态(例如，高电平或低电平)，然后可以在高电平和低电平之间切换。例如，写使能信号nwe可以在发送命令cmd或地址addr的部分中切换。这允许存储器接口电路310基于写使能信号nwe的切换时序来获取命令cmd或地址addr。
41.存储器接口电路310可以通过第五引脚p15从存储控制器400接收读使能信号nre。存储器接口电路310可以通过第六引脚p16从存储控制器400接收数据选通信号dqs或向存储控制器400发送数据选通信号dqs。
42.在存储器件300的数据data输出操作中，存储器接口电路310可以在输出数据data之前通过第五引脚p15接收切换的读使能信号nre。存储器接口电路310可以响应于读使能信号nre的切换而生成切换的数据选通信号dqs。例如，存储器接口电路310可以基于读使能信号nre的切换开始时间来生成在预定延迟(例如，tdqsre)之后开始切换的数据选通信号dqs。存储器接口电路310可以基于数据选通信号dqs的切换时序来发送包括数据data在内的数据信号dq。因此，数据data可以以数据选通信号dqs的切换时序布置，并且被发送到存储控制器400。
43.在存储器件300的数据data输入操作中，当从存储控制器400接收到包括数据data
的数据信号dq时，存储器接口电路310可以从存储控制器400接收与数据data一起切换的数据选通信号dqs。存储器接口电路310可以基于数据选通信号dqs的切换时序从数据信号dq获取数据data。例如，存储器接口电路310可以通过在数据选通信号dqs的上升沿和下降沿对数据信号dq进行采样来获取数据data。
44.存储器接口电路310可以通过第八引脚p18向存储控制器400发送就绪/忙碌输出信号nr/b。存储器接口电路310可以通过就绪/忙碌输出信号nr/b向存储控制器400发送存储器件300的状态信息。当存储器件300处于忙碌状态时(例如，当正在执行存储器件300的内部操作时)，存储器接口电路310可以将指示忙碌状态的就绪/忙碌输出信号nr/b发送给存储控制器400。当存储器件300处于就绪状态时(例如，当未执行或已完成存储器件300的内部操作时)，存储器接口电路310可以将指示就绪状态的就绪/忙碌输出信号nr/b发送给存储控制器400。例如，当存储器件300响应于页读取命令而从存储单元阵列330读取数据data时，存储器接口电路310可以将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nr/b发送给存储控制器400。例如，在存储器件300响应于编程命令而将数据data编程到存储单元阵列330中的同时，存储器接口电路310可以将指示忙碌状态的就绪/忙碌输出信号nr/b发送给存储控制器400。
45.控制逻辑电路320可以控制存储器件300的各种操作。控制逻辑电路320可以接收从存储器接口电路310获取的命令/地址cmd/addr。控制逻辑电路320可以根据接收到的命令/地址cmd/addr生成用于控制存储器件300的其他组件的控制信号。例如，控制逻辑电路320可以生成用于将数据data编程到存储单元阵列330中或从存储单元阵列330读取数据data的各种控制信号。此外，控制逻辑电路320可以生成用于调整存储单元阵列中的通道电位的控制信号。这将在以下通过图3至图17详细解释。
46.存储单元数据330可以在控制逻辑电路320的控制下存储从存储器接口电路310获得的数据data。存储单元阵列330可以在控制逻辑电路320的控制下将存储的数据data输出到存储器接口电路310。此外，存储单元阵列330可以在控制逻辑电路320的控制下调整存储单元阵列330中的通道电位。
47.存储单元阵列330可以包括多个存储单元。例如，多个存储单元可以包括闪存单元。然而，本公开不限于此，且存储单元可以是电阻式随机访问存储器(rram)单元、铁电随机访问存储器(fram)单元、相变随机访问存储器(pram)单元、晶闸管随机访问存储器(rram)单元和磁性随机访问存储器(mram)单元。在下文中，主要对以存储单元为nand闪存单元的示例对本公开的实施例进行说明。
48.存储控制器400可以包括第一引脚p21至第八引脚p28以及控制器接口电路410。第一引脚p21至第八引脚p28可以对应于存储器件300的第一引脚p11至第八引脚p18。
49.控制器接口电路410可以通过第一引脚fp21将芯片使能信号nce发送给存储器件300。控制器接口电路410可以通过第二引脚p22到第八引脚p28向通过芯片使能信号nce选择的存储器件300发送信号和从其接收信号。
50.控制器接口电路410可以通过通信第二引脚p22至第四引脚p24将命令锁存使能信号cle、地址锁存使能信号ale和写使能信号nwe发送给存储器件300。控制器接口电路410可以通过第七引脚p27将数据信号dq发送给存储器件300，或者通过第七引脚p27从存储器件300接收数据信号dq。
51.控制器接口电路410可以将包括命令cmd或地址addr在内的数据信号dq连同切换写使能信号nwe一起发送给存储器件300。控制器接口电路410可以通过发送具有使能状态的命令锁存使能信号cle来将包括命令cmd在内的数据信号dq发送给存储器件300，并且可以通过发送具有使能状态的地址锁存使能信号ale来将包括地址addr在内的数据信号dq发送给存储器件300。
52.控制器接口电路410可以通过第五引脚p25将读使能信号nre发送给存储器件300。控制器接口电路410可以通过第六引脚p26从存储器件300接收数据选通信号dqs，或者可以通过第六引脚p26将数据选通信号dqs发送给存储器件300。
53.在存储器件300的数据data输出操作中，控制器接口电路410可以生成切换的读使能信号nre，并将该读使能信号nre发送给存储器件300。例如，控制器接口电路410可以在输出数据data之前生成从固定状态(例如，高电平或低电平)改变到切换状态的读使能信号nre。因此，可以基于存储器件300中的读使能信号nre，生成切换的数据选通信号dqs。控制器接口电路410可以从存储器件300接收包括数据data在内的数据信号dq以及切换的数据选通信号dqs。控制器接口电路410可以基于数据选通信号dqs的切换时序从数据信号dq获取数据data。
54.在存储器件300的数据data输入操作中，控制器接口电路410可以生成切换的数据选择通信号dqs。例如，控制器接口电路410可以在发送数据data之前生成从固定状态(例如，高电平或低电平)改变到切换状态的数据选通信号dqs。控制器接口电路410可以基于数据选通信号dqs的切换时序将包括数据data在内的数据信号dq发送给存储器件300。
55.控制器接口电路410可以通过第八引脚p28从存储器件300接收就绪/忙碌输出信号nr/b。控制器接口电路410可以基于就绪/忙碌输出信号nr/b来确定存储器件300的状态信息。
56.图3是示出根据本公开的一些实施例的非易失性存储器件的框图。
57.参照图3，根据本公开的一些实施例的非易失性存储器件300可以包括控制逻辑电路320、存储单元阵列330、页缓冲器单元340、电压发生器350、行解码器360和公共源极线驱动器380。非易失性存储器件300还可以包括图2所示的存储器接口电路310，并且还可以包括列逻辑、自由解码器、温度传感器、命令解码器、地址解码器等。行解码器360可以通过串选择线ssl、字线wl和地选择线gsl连接到存储单元阵列330。电压发生器350可以生成字线电压vwl并将其提供给行解码器360。存储单元阵列330可以包括多个非易失性存储块blk1至blkz。
58.控制逻辑电路320可以控制存储器件300中的各种操作。控制逻辑电路320可以响应于来自图2的存储器接口电路310的命令cmd和/或地址addr输出各种控制信号。例如，控制逻辑电路320可以输出电压控制信号ctrl_vol、行地址x-addr和列地址y-addr。
59.此外，控制逻辑电路320可以包括通道初始化电路370。通道初始化电路370可以输出公共源极线电压控制信号ctrl_bias和列地址y-addr。公共源极线电压控制信号ctrl_bias可以从通道初始化电路370传送到公共源极线驱动器380。公共源极线驱动器380从通道初始化电路370接收公共源极线电压控制信号ctrl_bias，并且可以向非易失性存储块中的公共源极线csl提供电压。当列地址y-addr被传送到页缓冲器单元340时，页缓冲器单元340可以向位线bl提供电压。
60.通道初始化电路370可以控制公共源极线电压控制信号ctrl_bias和列地址y-addr，以向公共源极线csl和位线bl施加初始化脉冲。例如，通道初始化电路370可以调整初始化脉冲的施加时间和初始化脉冲的数值。换言之，通道初始化电路370可以调整施加初始化脉冲的时间长度以及在施加初始化脉冲时初始化脉冲的电平。非易失性存储块blk1至blkz中的通道通过初始化脉冲被升压特定时间段，并且通道的电压电平(或电位)可以被调整到期望的电平。例如，非易失性存储块blk1至blkz中的通道通过初始化脉冲升压特定时间段，并且由于与字线耦合而降低的通道的电压电平(或电位)可以被初始化到在所述降低之前该电压电平的状态。
61.将参考图4解释通道初始化电路370的配置和操作。
62.图4是示出根据本公开的一些实施例的通道初始化电路的示例框图。
63.参照图3和图4，根据本公开的一些实施例的通道初始化电路370可以包括检测器372和脉冲发生器374。作为参考，通道初始化电路370的配置是示例，因此，通道初始化电路370可以具有各种其他配置。
64.当执行对非易失性存储块blk1至blkz中的至少一个的读操作时，检测器372可以检测在执行读操作之前在多条字线wl上是否出现噪声。换言之，检测器372可以检测噪声是否存在于字线wl中的至少一个上。
65.通道初始化电路370的配置不限于检测器372和脉冲发生器374的配置。例如，通道初始化电路370可以在单个配置中检测噪声并施加初始化脉冲。
66.以下将通过图5和图6举例说明由检测器372检测的且在读操作之前出现在多条字线wl中的噪声。
67.图5和图6是用于说明噪声区域中出现的噪声的时序图。
68.参考图3、图4和图5，由于在与未执行读操作的非易失性存储块(例如，blk1)连接的字线上的开关操作，在多条字线wl中出现的噪声区域(噪声区域1)可以例如是出现在读操作的目标非易失性存储块(例如，blk2)中的噪声区域，所述有形非易失性存储块(例如，blk2)与未执行读操作的非易失性存储块(例如，blk1)相邻。换句话说，由于在与非易失性存储器blk1(未执行读操作的)连接的字线上的开关操作，噪声区域可能出现在(执行读操作的)非易失性存储块blk2中。
69.当断开与未执行读操作的非易失性存储块(例如，blk1)连接的字线时，在执行读操作的目标非易失性存储块(例如，blk2)中可能会出现波动区域，这是因为目标非易失性存储块(例如，blk2)与未执行读操作的非易失性存储块(例如，blk1)相邻。
70.更具体地，在对非易失性存储块(例如，blk2)执行读操作之前，在从第一时间t1
′
到第四时间t4
′
执行预读操作之后，通过反复接通和断开与未执行读操作的非易失性存储块(例如，blk1)连接的字线，多条字线(unsel.wl和sel.wl)和非易失性存储块(例如，blk2)的通道电位(channel)可能会一起波动。
71.因此，在从第一时间t1
′
到第三时间t3
′
向其施加读电压vread的读操作非选择字线unsel.wl中，电压电平下降直到第四时间t4
′
为止，施加恢复电压vrcv直到第五时间t5
′
为止以进行恢复，然后电压电平经由波动区域逐渐减小。
72.此外，在从第一时间t1
′
到第二时间t2
′
向其施加预充电电压vpre的读操作选择字线sel.wl中，从第二时间t2
′
到第三时间t3
′
施加读电压vread，电压电平然后下降直到第四
时间t4
′
为止，施加恢复电压vrcv直到第五时间t5
′
为止以进行恢复，然后电压电平经由波动区域逐渐减小。
73.此外，位于多条字线(unsel.wl和sel.wl)下方的通道电位(channel)在第一时间t1
′
至第三时间t3
′
保持恒定电压(例如，0v)，从第三时间t3’与多条字线(unsel.wl和sel.wl)的电压耦合，与多条字线(unsel.wl和sel.wl)的电压一起下降直到第四时间t4
′
为止，并从第四时间t4
′
开始增加。在第五时间t5’之后，通道电位(channel)受波动区域的影响。
74.在受波动区域的影响之后，多条字线(unsel.wl与sel.wl)的电压电平和通道电位(channel)可能会具有噪声间隙gap_n。因此，在噪声区域(噪声区域1)之后的读操作时，通过向公共源极线csl和/或位线bl施加初始化脉冲pulse_ini以反映噪声间隙gap_n，可以提高被读取的非易失性存储块的阈值电压可靠性。
75.参考图3、图4和图6，在多条字线(unsel.wl和sel.wl)中出现的噪声区域(噪声区域2)例如可以是由于在对读操作执行的目标非易失性存储块执行读操作之前发生的保留劣化引起的噪声区域。
76.在读操作执行的目标非易失性存储块中发生的保留劣化可以发生在对读操作执行的目标非易失性存储块执行读操作之前。
77.更具体地，在对作为读操作的执行目标的非易失性存储块执行读操作之前，在从第一时间t1
′
到第四时间t4
′
执行预读操作之后，由于在作为读操作的执行目标的非易失性存储块中出现的保留劣化，可能出现其中多个字线电压(unsel.wl和sel.wl)的电压电平下降的保留区域。
78.因此，针对从第一时间t1
′
到第三时间t3
′
施加了读电压vread的读操作非选择字线unsel.wl，读操作非选择字线unsel.wl的电压电平自第三时间t3
′
下降，直到第四时间t4
′
为止；施加恢复电压vrcv直到第五时间t5
′
为止以进行恢复，然后读操作非选择字线unsel.wl的电压电平经由保留区域而逐渐降低。
79.此外，关于从第一时间t1
′
到第二时间t2
′
向其施加预充电电压vpre的读操作选择字线sel.wl，从第二时间t2
′
到第三时间t3
′
施加读电压vread，读操作选择字线sel.wl的电压电平下降直到第四时间t4
′
为止，施加恢复电压vrcv直到第五时间t5
′
为止以进行恢复，然后读操作选择字线sel.wl的电压电平经由保留区域逐渐减小。
80.此外，位于多条字线(unsel.wl和sel.wl)下方的通道的通道电位(channel)在第一时间t1
′
至第三时间t3
′
保持恒定电压(例如，0v)，从第三时间t3’与多条字线(unsel.wl和sel.wl)的电压耦合，且与多条字线(unsel.wl和sel.wl)的电压一起下降直到第四时间t4
′
为止，并从第四时间t4
′
开始增加。在第五时间t5’之后，通道电位(channel)可以在保留区域期间维持恒定。
81.在受保留区域的影响之后，多条字线(unsel.wl与sel.wl)的电压电平和通道电位(channel)可能会具有噪声间隙gap_n。因此，在噪声区域(噪声区域2)之后的读操作时，通过向公共源极线csl和/或位线bl施加初始化脉冲pulse_ini以反映噪声间隙gap_n，可以提高非易失性存储块的阈值电压可靠性。
82.根据本公开的一些实施例的非易失性存储器件在执行读操作之前检测到的噪声区域或噪声的出现不限于参考图5和图6说明的示例。作为示例，由于控制未执行读操作的
字线的开关的晶体管的操作，因此噪声区域或噪声可以是发生在读操作执行的目标字线中的泄漏，该目标字线与未执行读操作的字线相邻。作为另一示例，噪声区域或噪声可以是在编程操作期间出现在除编程操作的目标非易失性存储块之外的开放非易失性存储块中的噪声。在由检测器372检测到的读操作之前在多条字线wl中出现的噪声不限于上述示例。
83.再次参考图3和图4，当检测器372检测到在读操作执行之前在多条wl字线中出现的噪声时，在对非易失性存储块blk1至blkz中的至少一个执行读操作时，检测器372可以将初始化脉冲发生信号gen_sig传送到脉冲发生器374。
84.已经从检测器372接收到初始化脉冲发生信号gen_sig的脉冲发生器374可以基于在脉冲发生信号gen_sig中包括的初始化脉冲施加时间信息和初始化脉冲电平，来调整公共源极线电压控制信号ctrl_bias和列地址y-addr。更具体地，脉冲发生器374可以调整公共源极线电压控制信号ctrl_bias以按照脉冲发生信号gen_sig中包括的施加时间和初始化脉冲电平向公共源极线csl施加脉冲。更具体地，脉冲发生器374可以调整公共源极线电压控制信号ctrl_bias以按照脉冲发生信号gen_sig中包括的施加时间和初始化脉冲电平向位线bl施加脉冲。
85.以下将通过图7至图10说明根据本公开的一些实施例的通道初始化电路370向公共源极线csl和/或位线bl施加初始化脉冲pulse_ini以增加非易失性存储块的阈值电压可靠性的操作。
86.图7是示出根据本公开的一些实施例的非易失性存储器件的非易失性存储块的透视图。作为参考，尽管以下为了方便将解释第一非易失性存储块blk1，但是第一非易失性存储块blk1的解释可以用于其他非易失性存储块blk2至blkz。
87.参照图7，第一非易失性存储块blk1可以相对于衬底sub在竖直方向z上形成。尽管图7示出了第一存储块blk1包括四条选择线gsl(例如，地选择线)以及ssl1至ssl3(串选择线)、八条字线wl1至wl8和三条位线bl1至bl3，但是其数量实际上可以大于或小于所述数量。例如，第一存储块blk1可以包括沿竖直方向z堆叠在串选择线ssl1至ssl3上的gidl线(例如，图8的gidl_l2)。此外，例如，第一非易失性存储块blk1可以包括地选择线gsl下方的gidl线(例如，图8的gidl_l1)。此外，作为另一示例，第一非易失性存储块blk1可以包括在第一字线wl1和地选择线gsl之间和/或在第八字线wl8和串选择线ssl1至ssl3之间的一条或多条虚设字线。在第一非易失性存储块blk1中还提供多个存储单元mc1至mc8。
88.衬底sub可以是掺杂有第一导电类型(例如，p型)的多晶硅膜。衬底sub可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底或通过执行选择性外延生长(seg)所获得的外延薄膜衬底。衬底sub可以由半导体材料制成，并且可以包括例如硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)或其混合物中的至少一种。
89.衬底sub可以设置有公共源极线csl，该公共源极线csl在衬底sub上沿第一方向x延伸并掺杂有第二导电类型(例如，n型)的杂质。在衬底sub的位于两条相邻公共源极线csl之间的区域上，沿第三方向z依次设置有沿第一方向x延伸的多个绝缘膜il，并且多个绝缘膜il可以沿第三方向z间隔开特定距离。例如，多个绝缘膜il可以包括诸如氧化硅的绝缘材料。
90.沿第一方向x顺序布置且沿第三方向z穿透多个绝缘膜il的多个柱体p可以设置在
衬底sub的位于两条相邻公共源极线csl之间的区域上。例如，多个柱体p可以穿透多个绝缘膜il并与衬底sub接触。例如，每个柱体p的表面层s可以包括掺杂有第一导电类型的硅材料并且可以用作通道区。此外，每个柱体p的内层i可以包括诸如氧化硅或气隙的绝缘材料。
91.在位于两条相邻公共源极线csl之间的区域中，可以沿绝缘膜il、柱体p和衬底sub的暴露表面设置电荷存储层cs。电荷存储层cs可以包括栅绝缘层(也称为“隧道绝缘层”)、电荷陷阱层和阻挡绝缘层。例如，电荷存储层cs可以具有氧化物-氮化物-氧化物(ono)结构。此外，在电荷存储层cs的暴露表面上，在两条相邻公共源极线csl之间的区域中，可以设置诸如选择线gsl和ssl1至ssl3以及字线wl1至wl8的栅电极ge。
92.漏极或漏极接触部dr可以分别设置在多个柱体p上。例如，漏极或漏极接触部dr可以包括掺杂有具有第二导电类型的杂质的硅材料。在第二方向y上延伸且沿第一方向x间隔开特定距离的位线bl1至bl3可以设置在漏极接触部dr上。
93.图8是图7的区域a的放大图。作为参考，对位线bl3的解释也适用于其他位线bl1和bl2。
94.参考图8，示出了用于任意单元串的初始化脉冲的各种施加方向。例如，可以在公共源极线csl的方向上执行单元串的初始化脉冲施加(
①
)。换言之，当施加初始化脉冲时，可以通过公共源极线csl来调整单元串的通道电位电平。
95.作为另一示例，可以在位线bl3的方向上执行单元串的初始化脉冲施加操作(
②
)。换言之，当施加初始化脉冲时，可以通过位线bl3来调整单元串的通道电位电平。
96.作为又一示例，可以在公共源极线csl和位线bl3的两个方向上执行单元串的初始化脉冲施加操作(
③
)。换言之，当施加初始化脉冲时，可以通过公共源极线csl和位线bl3两者来调整单元串的通道电位电平。
97.图9是用于说明根据本公开的一些实施例的调整非易失性存储器件的通道电位电平的操作的图。作为参考，虽然将解释通过图3的通道初始化电路370将初始化脉冲pulse_ini施加到位线bl3和公共源极线csl两者的示例，但是初始化脉冲pulse_ini可以仅施加到位线bl3。此外，初始化脉冲pulse_ini可以仅施加到公共源极线csl。
98.参照图3和图9，当初始化脉冲pulse_ini通过通道初始化电路370被施加到公共源极线csl和位线bl时，栅极感应漏极漏泄(gidl)可能发生在多条gidl线gidl_l1和gidl_l2下方的表面层s上。
99.更具体地，由于施加到公共源极线csl的初始化脉冲电平(vcsl，例如，3v)和施加到位线bl的初始化脉冲电平(vbl3，3v)具有比施加到多条gidl线gidl_l1和gidl_l2的电压(例如，-3v)高的值，因此gidl可能出现在多条gidl线gidl_l1和gidl_l2下方的表面层s上。施加到公共源极线csl的初始化脉冲电平vcsl和施加到位线bl的初始化脉冲电平vbl3足以在多条gidl线gidl_l1和gidl_l2下方的表面层s上生成gidl。换言之，施加到公共源极线csl的初始化脉冲电平vcsl和施加到位线bl的初始化脉冲电平vbl3可以彼此相同或不同。
100.由于gidl通过施加到公共源极线csl的初始化脉冲电平vcsl和施加到位线bl的初始化脉冲电平vbl3而出现在多条gidl线gidl_l1和gidl_l2下方的表面层s上，所以可能出现足够的霍尔。由于gidl移动到多条金属线(例如，gsl、wl1至wl8和ssl2)下方的通道区r_ini而发生的大量霍尔，通道电位可以增加到初始化电压vini。
101.换言之，根据本公开的一些实施例，通过将初始化脉冲pulse_ini经由通道初始化
电路370施加到位线bl3和/或公共源极线csl，通道区r_ini的电位增加到期望电平(例如，初始化电压vini的电平)，而通道区r_ini的电位保持在恒定电平(例如，初始化电压vini的电平)。因此，可以增加通道区r_ini的阈值电压可靠性。
102.以下将通过图10详细说明：根据本公开的一些实施例的将初始化脉冲pulse_ini通过通道初始化电路370施加到位线bl3和/或公共源极线csl以将通道区r_ini的电位增加到期望电平(例如，初始化电压vini的电平)的操作。
103.图10是用于说明根据本公开的一些实施例的非易失性存储器件的操作的时序图。
104.参照图3、图4和图10，为了执行根据本公开的一些实施例的非易失性存储器件的读操作，从第一时间t1到第三时间t3，可以将读电压vread施加到非选择字线unsel.wl而不是读目标字线。从第一时间t1到第二时间t2，预充电电压vpre可以被施加到作为读目标的所选字线sel.wl。之后，从第二时间t2到第三时间t3，可以将读电压vread施加到所选字线sel.wl。之后，可以从第三时间t3到随后的读操作开始时间t7执行多条字线(unsel.wl和sel.wl)的恢复操作。在恢复操作中，在维持恢复电压vrcv电平之前，多条字线(unsel.wl和sel.wl)可以在第四时间t4下降到低于初始化电压vini电平的电平。例如，多条字线(unsel.wl和sel.wl)和通道可以彼此耦合，并且可以一起下降到低于初始化电压vini电平的电平。彼此耦合的多条字线(unsel.wl和sel.wl)和通道可以维持耦合间隙gap_cp，直到施加初始化脉冲pulse_ini的第六时间t6为止。多条字线(unsel.wl和sel.wl)可以在第五时间t5之后达到恢复电压vrcv电平。
105.可以从第一时间t1开始执行根据本公开的一些实施例的对非易失性存储器件的一些非易失性存储块(例如，blk1)的一部分的读操作。以下，为了便于说明，假设图4的检测器372检测噪声区域并将初始化脉冲发生信号gen_sig传送到脉冲发生器374来进行描述。
106.在这种情况下，通道初始化电路370可以检测是否存在在第一时间t1之前出现噪声的噪声区域。例如，通道初始化电路370的检测器372可以检测是否存在在第一时间t1之前出现噪声的噪声区域。由于出现噪声的噪声区域的说明与参照图5和图6所说明的类似，因此将不提供对其的说明。
107.当通道初始化电路370检测到在第一时间t1之前出现噪声的噪声区域的出现时，通道初始化电路370可以在特定区段期间(例如，从第六时间t6到第七时间t7)向位线bl和/或公共源极线csl施加初始化脉冲pulse_ini。
108.例如，根据本公开的一些实施例的非易失性存储器件300可以执行从第一时间t1开始执行读操作的第一读操作以及从第七时间t7开始执行读操作的多个读操作。例如，第一读操作可以包括第一读区段(从第一时间t1到第三时间t3)。此外，第二读操作可以包括第二读区段(从第七时间t7到特定时间之后的时间)。在这种情况下，可以将施加到位线bl和/或公共源极线csl的初始化脉冲pulse_ini施加第一读区段和第二读区段之间的至少一部分区段。换言之，可以在第一读操作结束的第三时间t3与在第二读操作开始的第七时间t7之间的部分区段期间，施加初始化脉冲pulse_ini。
109.换言之，可以从第一读操作结束的第三时间点t3开始施加根据本公开的一些实施例的初始化脉冲pulse_ini。这里，初始化脉冲pulse_ini结束的时间在第七时间t7之前。然而，初始化脉冲pulse_ini结束的时间可以是在第七时间t7。例如，根据本公开的一些实施例的初始化脉冲pulse_ini可以在第二读操作开始的第七时间t7结束。这里，施加初始化脉
冲pulse_ini的时间在第三时间t3之后。然而，施加初始化脉冲pulse_ini的时间可以是第三时间t3。
110.由根据本公开的一些实施例的非易失性存储器件300施加的初始化脉冲pulse_ini的电平足以使通道电位(channel)的电平达到初始化电压vini。
111.换句话说，可以在特定区段期间将特定电平的初始化脉冲pulse_ini施加到位线bl和/或公共源极线csl，从而调整多条字线(unsel.wl和sel.wl)的电压电平与通道区域的通道电位(channel)的电平之间的差，以收敛到在噪声区域中出现的噪声间隙gap_n。换言之，通过在第一时间t1施加的读电压vread增加的多条字线(unsel.wl和sel.wl)的电压电平可以与通过在第七时间t7施加的读电压vread增加的多条字线(unsel.wl和sel.wl)的电压电平相同。例如，可以在多个读区段之间的恒定区段或时间段(例如，从第三时间t3到第七时间t7)期间将恒定电平的初始化脉冲pulse_ini施加到位线bl和/或公共源极线csl，从而增加非易失性存储块blk1至blkz的阈值电压可靠性。
112.以下将通过图11比较和解释以下情况：根据本公开的一些实施例的非易失性存储器件300不在恒定区段期间将恒定电平的初始化脉冲pulse_ini施加到位线bl和/或公共源极线csl。在下文中，对上述内容重复部分不再赘述。
113.图11是用于说明不执行通道初始化的非易失性存储器件的操作的时序图。
114.参照图11，当没有在恒定区段期间将恒定电平的初始化脉冲pulse_ini施加到位线bl和/或公共源极线csl时，通道区域的通道电位(channel)的电平可以在第六时间t6从初始化电压vini电平降低初始化间隙gap_ini。换句话说，因为在执行第二读操作时在第七时间t7之前通道电位(channel)电平具有不稳定状态，所以根据本公开的一些实施例的非易失性存储器件在多个读操作区段之间的部分区段期间将初始化脉冲pulse_ini施加到位线bl和/或公共源极线csl，将通道电位(channel)电平增加到初始化间隙gap_ini电平，并且可以将通道电位(channel)电平与多条字线(unsel.wl和sel.wl)的电压之间的电平差调整到噪声间隙gap_n。
115.以下将通过图12的流程图和图13的阶梯图来举例说明根据本公开的一些实施例的非易失性存储器件的操作。
116.图12是示出根据本公开的一些实施例的通道初始化电路的操作的示例流程图。
117.参照图3和图12，根据本公开的一些实施例的通道初始化电路370检测到在执行读操作之前出现噪声的噪声区域的出现(s100)。如果通道初始化电路370未检测到出现噪声的噪声区域的出现，则停止施加初始化脉冲n。
118.如果通道初始化电路370检测到噪声区域的出现(y)，则通道初始化电路370，例如检测器372，向脉冲发生器374发送脉冲发生信号gen_sig(s110)。接收脉冲发生信号gen_sig的脉冲发生器374可以生成施加到位线bl和/或公共源极线的初始化脉冲pulse_ini(s120)。
119.图13是示出根据本公开的一些实施例的非易失性存储器件的操作的阶梯图。
120.参照图3、图4和图13，在根据本公开的一些实施例的非易失性存储器件300执行读操作之前，当检测器372检测到出现噪声的噪声区域的出现时(s200)，检测器372将脉冲发生信号gen_sig发送到脉冲发生器374(s210)。基于在脉冲发生信号gen_sig中包括的与初始化脉冲电平和施加时间有关的信息，脉冲发生器374将列地址y-addr发送到页缓冲器单
元340，以将初始化脉冲施加到位线bl(s220)。此外，基于在脉冲发生信号gen_sig中包括的与施加时间和初始化脉冲电平有关的信息，脉冲发生器374将公共源极线电压控制信号ctrl_bias施加到公共源极线驱动器380，以将初始化脉冲施加到公共源极线csl(s230)。这里，如果初始化脉冲仅施加到位线bl，则可以省略步骤s230，并且如果初始化脉冲仅施加到公共源极线csl，则可以省略步骤s220。另外，步骤s220和s230可以同时执行，以及步骤s230可以早于步骤s220执行。然后，页缓冲器单元340可以将初始化脉冲pulse_ini施加到存储单元阵列330的非易失性存储块的位线bl(s240)。此外，公共源极线驱动器380可以向存储单元阵列330的公共源极线csl施加初始化脉冲pulse_ini(s250)。步骤s240和s250可以同时执行，以及步骤s250可以在步骤s240之前执行。
121.图14是示出根据本公开的一些实施例的另一非易失性存储器件302的框图。
122.参照图14，与图3不同，通道初始化电路370被单独置于控制逻辑电路320之外。通道初始化电路370可以响应于从控制逻辑电路320提供的控制信号ctrl_cmd而生成公共源极线电压控制信号ctrl_bias和列地址y-addr。由于其他说明与图3相同，因此可以不提供其说明。
123.再次参考图3，存储单元阵列330可以包括多个非易失性存储块blk1到blkz(z是正整数)，并且多个非易失性存储块blk1到blkz中的每一个可以包括多个存储单元。存储单元阵列330可以通过位线bl连接到页缓冲器单元340，并且可以通过字线wl、串选择线ssl和地选择线gsl连接到行解码器360。
124.在本公开的实施例中，存储单元阵列330可以包括三维存储单元阵列，并且三维存储单元阵列可以包括多个nand串。每个nand串可以包括存储单元，每个存储单元与竖直堆叠在衬底上的字线连接。描述三维存储单元阵列的美国专利no.7,679,133、美国专利no.8,553,466、美国专利no.8,654,587、美国专利no.8,559,235和美国专利申请公开no.2011/0233648通过整体引用合并于此。在本发明构思的实施例中，存储单元阵列330可以包括二维存储单元阵列，并且二维存储单元阵列可以包括沿行方向和列方向布置的多个nand串。
125.页缓冲器单元340可以包括多个页缓冲器pb1到pbn(n是3或更大的整数)，并且多个页缓冲器pb1到pbn中的每一个可以通过多个位线bl连接到存储单元。页缓冲器单元340可以响应于列地址y-addr而选择位线bl中的至少一个位线。取决于操作模式，页缓冲器单元340可以操作作为写驱动器或检测放大器。例如，在编程操作时，页缓冲器单元340可以将与要编程的数据相对应的位线电压施加到所选位线bl。在读操作时，页缓冲器单元340可以检测所选位线的电流或电压，并检测存储在存储单元中的数据。
126.电压发生器350可以基于电压控制信号ctrl_vol生成用于执行编程操作、读操作和擦除操作的各种类型的电压。例如，电压发生器350可以生成编程电压、读电压、编程验证电压、擦除电压等作为字线电压vwl。
127.行解码器360可以响应于行地址x-addr来选择多条字线wl之一，并且可以选择多条串选择线ssl之一。例如，在编程操作时，行解码器360可以向所选字线施加编程电压和编程验证电压，并且可以在读操作时向所选字线施加读电压。
128.图15是示出根据本公开的一些实施例的非易失性存储器件的非易失性存储块的示例电路图。
129.图15是用于说明可以应用于根据本公开的一些实施例的非易失性存储器件的三
维(3d)v-nand结构的图。当非易失性存储器件的存储模块被实现为3d v-nand型闪存时，构成存储模块的多个存储块中的每一个可以由如图15所示的等效电路来表示。
130.图15所示的存储块blk1表示以三维结构形成在衬底上的三维存储块。例如，包括在存储块blki中的多个存储器nand串可以形成在垂直于衬底的方向上。
131.参考图15，存储块blk1可以包括连接在位线bl1、bl2和bl3与公共源极线csl之间的多个存储器nand串ns11至ns33。多个存储器nand串ns11至ns33中的每一个可以包括串选择晶体管sst、多个存储单元mc1、mc2、......、mc8和地选择晶体管gst。虽然图15示出了多个存储器nand串ns11至ns33中的每一个包括八个存储单元mc1、mc2、......、mc8，但本公开不限于此。
132.串选择晶体管sst可以连接到相应的串选择线ssl1、ssl2和ssl3。多个存储单元mc1、mc2、......、mc8可以连接到各对应字线wl1、wl2、......、wl8。字线wl1、wl2、......、wl8中的一些可以对应于虚设字线。地选择晶体管gst可以连接到对应的地选择线gsl1、gsl2和gsl3。串选择晶体管sst可以连接到对应的位线bl1、bl2和bl3，并且地选择晶体管gst可以连接到公共源极线csl。
133.相同高度的字线(例如，wl1)共同连接，并且地选择线gsl1、gsl2和gsl3与串选择线ssl1、ssl2和ssl3可以彼此分开。虽然图15示出了存储块blk1连接到八条字线wl1、wl2、......、wl8和三条位线bl1、bl2和bl3，但是本公开不限于此。
134.图16是示出根据本公开的一些实施例的包括非易失性存储器件在内的系统1000的框图。
135.参照图16，系统1000可以是诸如移动电话、智能电话、平板(pc)、可穿戴设备、医疗保健设备或物联网(iot)设备的移动系统。然而，图16的系统1000不一定限于移动系统，而是可以是个人计算机、膝上型计算机、服务器、媒体播放器或诸如导航设备的汽车设备。
136.参照图16，系统1000可以包括主处理器1100；存储器1200a、......、1200b和存储器件1300a、......、1300b中的一个或多个，并且可以另外包括图像捕获设备(光学输入设备)1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、供电设备1470和连接接口1480中的一个或多个。存储器件1300a、......、1300b可以是根据本公开的一些实施例的非易失性存储器件(例如，图3的300或图14的302)。
137.主处理器1100可以控制系统1000的整体操作，例如构成系统1000的其他组件的操作。主处理器1100可以被实现为通用处理器、专用处理器、应用处理器等。
138.主处理器1100可以包括一个或多个cpu核1110，并且还可以包括用于控制存储器1200a、......、1200b和/或存储设备1300a、......、1300b的控制器1120。根据本实施例，主处理器1100还可以包括：加速器块1130，其是用于诸如人工智能(ai)数据运算的高速数据运算的专用电路。加速器块1130可以包括图形处理单元(gpu)、神经处理单元(npu)和/或数据处理单元(dpu)，并且也可以实现为在物理上独立于处理器1100的其他组件的单独芯片。
139.存储器1200a、......、1200b可以用作系统1000的存储设备，并且可以包括诸如静态ram(sram)和/或动态ram(dram)之类的易失性存储器，但也可以包括诸如作为闪存、pram和/或rram的非易失性存储器。存储器1200a、......、1200b也可以实现在与主处理器1100相同的封装中。
140.存储器件1300a、......、1300b可以作为用于存储数据而不管电源的非易失性存
储器件，并且相比于存储器1200a、......、1200b可以具有相对较大的存储容量。存储器件1300a、......、1300b可以包括存储控制器1310a、......、1310b和在存储控制器1310a、......、1310b的控制下存储数据的非易失性存储器(nvm)1320a、......、1320b。非易失性存储器1320a、......、1320b可以包括2d(2维)结构或3d(3维)结构的v-nand闪存，但也可以包括其他类型的非易失性存储器，例如pram和/或rram。
141.存储器件1300a、......、1300b可以以在物理上与主处理器1100分离的状态下被包括在系统1000中，并且也可以实现在与主处理器1100相同的封装中。此外，通过具有类似存储卡的形状，存储器件1300a、......、1300b可以经由诸如连接接口1480的接口以可附接和可拆卸的方式与系统1000的其他组件耦合。尽管这样的存储器件1300a、......、1300b可以是应用有诸如通用闪存(ufs)之类的标准约定的器件，但是本公开不必限于此。
142.图像捕获设备1410可以捕获静止图像和运动图像，并且可以是相机、便携式摄像机和/或网络摄像头。
143.用户输入设备1420可以接收从系统1000的用户输入的各种类型的数据，并且可以是触摸板、小键盘、键盘、鼠标和/或麦克风。
144.传感器1430可以检测能够从系统1000的外部获取的各种类型的物理量，并将检测到的物理量转换为电信号。传感器1430可以是温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。
145.通信设备1440可以根据各种通信协议向系统1000外部的其他设备发送信号和从该其他设备接收信号。通信设备1440可以被实现为包括天线、收发器和/或调制解调器。
146.显示器1450和扬声器1460可以用作分别向系统1000的用户输出视听信息的输出设备。
147.供电设备1470可以适当地将从系统1000中内置的电池和/或外部电源提供的电力，并将电力提供给系统1000的每个组件。
148.连接接口1480可以提供系统1000和连接到系统1000的外部设备之间的连接，并且可以向系统1000发送数据和从系统1000接收数据。连接接口1480可以实现为各种接口方式，例如高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机小型接口(scsi)、串行连接scsi(sas)、外围组件互连(pci)、高速pci(pcie)、高速nvm(nvme)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、ufs、嵌入式通用闪存(eufs)和紧凑型闪存(cf)卡接口。
149.图17是用于说明根据本公开的一些实施例的非易失性存储器件的非易失性存储块中包括的vnand结构的图。
150.参照图17，在根据本公开的一些实施例的非易失性存储器件的非易失性存储块中包括的存储器件4000可以具有芯片对芯片(c2c)结构。c2c结构可以是以下结构：在第一晶片上制造在包括单元区域cell的上芯片，并且在与第一晶片不同的第二晶片上制造包括外围电路区域peri的下芯片，并且此后，上芯片和下芯片通过接合方法彼此连接。作为示例，接合方法可以是以下技术：将在上芯片的最上金属层上形成的接合金属与在下芯片的最上金属层上形成的接合金属彼此电连接。例如，当接合金属由铜(cu)形成时，结合方法可以是cu-cu接合方法，并且接合金属还可以由铝或钨形成。
151.存储器件4000的外围电路区域peri和单元区域cell中的每一个可以包括外部焊
盘接合区域pa、字线接合区域wlba和位线接合区域blba。
152.外围电路区域peri可以包括第一衬底4210；层间绝缘层4215；形成在第一衬底4210上的多个电路元件4220a、4220b和4220c；与多个电路元件4220a、4220b和4220c中的每一个连接的第一金属层4230a、4230b和4230c；以及形成在第一金属层4230a、4230b和4230c上的第二金属层4240a、4240b和4240c。在本公开的实施例中，第一金属层4230a、4230b和4230c可以由具有相对高电阻的钨形成，而第二金属层4240a、4240b和4240c可以由具有相对低电阻的铜形成.
153.尽管在本说明书中仅示出和解释了第一金属层4230a、4230b和4230c以及第二金属层4240a、4240b和4240c，但是本公开不限于此，并且至少一个或多个金属层还可以形成在第二金属层4240a、4240b和4240c上。形成在第二金属层4240a、4240b和4240c之上的一个或多个金属层的至少一部分可以由铝等形成，其中铝的电阻比形成第二金属层4240a、4240b和4240c的铜低。
154.层间绝缘层4215可以设置在第一衬底4210上以覆盖多个电路元件4220a、4220b和4220c；第一金属层4230a、4230b和4230c以及第二金属层4240a、4240b和4240c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
155.下接合金属4271b和4272b可以形成在字线接合区域wlba中的第二金属层4240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属4271b和4272b可以通过使用接合方法而电连接到单元区域cell的上接合金属4371b和4372b，并且下接合金属4271b和4272b以及上接合金属4371b和4372b可以由例如铝、铜、钨等形成。
156.单元区域cell可以设置至少一个存储块。单元区域cell可以包括第二衬底4310和公共源极线4320。多条字线(4331至4338；4330)可以沿与第二衬底4310的上侧垂直的方向(z轴方向)堆叠在第二衬底4310上。串选择线和地选择线可以置于字线4330的上方和下方，并且多条字线4330可以置于串选择线和地选择线之间。
157.在位线接合区域blba中，通道结构ch在与第二衬底4310的上侧垂直的方向上延伸，并且可以穿透字线4330、串选择线和地选择线。通道结构ch可以包括数据存储层、通道层、掩埋绝缘层等，并且通道层可以电连接到第一金属层4350c和第二金属层4360c。例如，第一金属层4350c可以是位线接触部，而第二金属层4360c可以是位线。在本公开的实施例中，可以被称为位线4360c的第二金属层可以沿与第二衬底4310的上侧平行的第一方向(y轴方向)延伸。
158.在图17中，其中布置有通道结构ch和位线4360c的区域可以被称为位线接合区域blba。在位线接合区域blba中，位线4360c可以电连接到在外围电路区域peri内提供页缓冲器4393的电路元件4220c。例如，位线4360c可以连接至外围电路区域peri中的上接合金属4371c和4372c，并且上接合金属4371c和4372c可以连接至与页缓冲器4393的电路元件4220c相连的下接合金属4271c和4272c。
159.在字线接合区域wlba中，字线4330可以沿与第二衬底4310的上侧平行的第二方向(x轴方向)延伸，并且可以连接到多个单元接触插塞(4341到4347；4340)。字线4330和单元接触插塞4340利用焊盘而彼此连接，该焊盘通过沿第二方向将至少一部分字线4330延伸不同长度来提供。第一金属层4350b和第二金属层4360b可以顺序地连接到单元接触塞4340与字线4330连接的上部。单元接触插塞4340可以通过字线接合区域wlba中的单元区域cell的
上接合金属4371b和4372b以及外围电路区域peri的下接合金属4271b和4272b连接到外围电路区域peri。
160.单元接触插塞4340可以电连接到在外围电路区域peri中提供行解码器4394的电路元件4220b。在本公开的实施例中，提供行解码器4394的电路元件4220b的工作电压可以不同于提供页缓冲器4393的电路元件4220c的工作电压。例如，提供页缓冲器4393的电路元件4220c的工作电压可以大于提供行解码器4394的电路元件4220b的工作电压。
161.公共源极线接触插塞4380可以布置在外部焊盘接合区域pa中。共源极线接触插塞4380由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线4320。第一金属层4350a和第二金属层4360a可以顺序堆叠在公共源极线接触插塞4380的上部上。作为示例，其中布置有共源极线接触插塞4380、第一金属层4350a和第二金属层4360a的区域可以被称为外部焊盘接合区域pa。
162.i/o焊盘4205和4305可以置于外部焊盘接合区域pa中。参考图17，覆盖第一衬底4210的下绝缘膜4201可以形成在第一衬底4210下方，并且第一i/o焊盘4205可以形成在下绝缘膜4201上。第一i/o焊盘4205通过第一i/o接触插塞4203连接到被置于外围电路区域peri中的多个电路元件4220a、4220b和4220c中的至少一个，并且可以通过下绝缘膜4201与第一衬底4210分开。此外，侧绝缘膜可以布置在第一i/o接触插塞4203和第一衬底4210之间，以将第一i/o接触插塞4203和第一衬底4210电分离。
163.参照图17，覆盖第二衬底4310的上侧的上绝缘膜4301可以形成在第二衬底4310上方，并且第二i/o焊盘4305可以置于上绝缘膜4301上。第二i/o焊盘4305可以通过第二i/o接触插塞4303连接到置于外围电路区域peri中的多个电路元件4220a、4220b和4220c中的至少一个。
164.根据本公开的实施例，在布置第二i/o接触插塞4303的区域中可以不布置第二衬底4310和公共源极线4320。此外，第二i/o焊盘4305在第三方向(z轴方向)上可以不与字线4380重叠。参照图17，第二i/o接触插塞4303在与第二衬底4310的上侧平行的方向上与第二衬底4310分离，并且可以通过穿透单元区域cell的中间绝缘层4315而连接到第二i/o焊盘4305。
165.根据本公开的实施例，可以选择性地形成第一i/o焊盘4205和第二i/o焊盘4305。作为示例，存储器件4000可以仅包括布置在第一衬底4201上方的第一i/o焊盘4205，或者可以仅包括布置在第二衬底4301上方的第二i/o焊盘4305。或者，存储器件4000可以包括第一i/o焊盘4205和第二i/o焊盘4305两者。
166.最上金属层的金属图案作为虚拟图案存在于被包括在单元区域cell和外围电路区域peri中的每一个内的外部焊盘接合区域pa和位线接合区域blba中的每一个中，或者最上金属层可以被省略。
167.在外部焊盘接合区域pa中，存储器件4000可以在外围电路区域peri的最上金属层上形成具有与单元区域cell的上金属图案4372a相同形状的下金属图案4273a，以对应于形成在单元区域cell的最上金属上层上的上金属图案4372a。形成在外围电路区域peri的最上金属层上的下金属图案4273a可以不连接到外围电路区域peri中的另一接触部。类似地，在外部焊盘接合区域pa中，具有与外围电路区域peri的下金属图案相同形状的上金属图案可以形成在单元区域cell的最上金属层上，以对应于外围电路区域peri的最上金属层上形
成的下金属图案。
168.下接合金属4271b和4272b可以形成在字线接合区域wlba中的第二金属层240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属4271b和4272b可以通过接合方法而电连接到单元区域cell的上接合金属4371b和4372b。
169.此外，在位线接合区域blba中，具有与外围电路区域peri的下金属图案4252相同形状的上金属图案4392可以形成在单元区域cell的最上金属层上，以对应于外围电路区域peri的最上金属层上形成的下金属图案4252。可以不在形成于单元区域cell的最上金属层上的上金属图案4392上形成触点。
170.尽管已经参考本公开的实施例描述了本公开，但是对于本领域普通技术人员而言将理解的是，在不脱离由所附权利要求阐述的本公开的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

技术特征：
1.一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；公共源极线驱动器，被配置为向所述公共源极线提供公共源极线电压；页缓冲器单元，被配置为向所述多条位线中的至少一条位线提供位线电压；控制逻辑电路，被配置为调整所述公共源极线电压和所述位线电压；以及通道初始化电路，其中，所述通道初始化电路通过调整所述公共源极线电压和所述位线电压来设置初始化脉冲，并且所述通道初始化电路在多个读区段之间施加所述初始化脉冲，在所述多个读区段中，向所述多条字线中的至少两条字线施加读电压。2.根据权利要求1所述的非易失性存储器件，其中，在所述读电压的施加结束的时刻，施加所述初始化脉冲。3.根据权利要求1所述的非易失性存储器件，其中，在所述读电压的施加开始的时刻，结束施加所述初始化脉冲。4.根据权利要求1所述的非易失性存储器件，其中，所述通道初始化电路包括：检测器和脉冲发生器，所述检测器被配置为检测在施加所述读电压之前所述多条字线中的噪声，所述脉冲发生器被配置为通过调整所述公共源极线电压和所述位线电压来设置所述初始化脉冲。5.根据权利要求4所述的非易失性存储器件，其中，当检测到所述噪声时，所述检测器向所述脉冲发生器发送初始化脉冲发生信号。6.根据权利要求5所述的非易失性存储器件，其中，所述脉冲发生器接收所述初始化脉冲发生信号，并通过调整所述公共源极线电压和所述位线电压来设置所述初始化脉冲。7.根据权利要求1所述的非易失性存储器件，其中，所述通道初始化电路设置在所述控制逻辑电路内部或外部。8.根据权利要求1所述的非易失性存储器件，其中，所述通道初始化电路在所述多个读区段之间的区段期间将所述初始化脉冲施加到所述公共源极线和所述至少一条位线，并将连接在所述公共源极线与所述至少一条位线之间的通道的电位增大到初始化电压。9.根据权利要求8所述的非易失性存储器件，其中，所述初始化电压是0v。10.一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；控制逻辑电路，被配置为调整施加到所述多条字线的电压；以及通道初始化电路，被配置为调整施加到所述多条位线和所述公共源极线的电压，其中，所述控制逻辑电路从第一时间到第二时间向所述多条字线中的在其上执行读操作的字线施加预充电电压，从所述第二时间到第三时间向所述在其上执行读操作的字线施加读电压，从所述第一时间到所述第三时间向所述多条字线中的在其上未执行读操作的字线施加所述读电压，并从所述第三时间到第四时间对所述多条字线执行恢复操作，并且所述通道初始化电路在所述第三时间与所述第四时间之间的至少一时间段期间向所述多条位线中的至少一条位线和所述公共源极线施加初始化脉冲。11.根据权利要求10所述的非易失性存储器件，其中，在所述第三时间施加所述初始化
脉冲。12.根据权利要求10所述的非易失性存储器件，其中，所述初始化脉冲的施加在所述第四时间结束。13.根据权利要求10所述的非易失性存储器件，其中，所述通道初始化电路包括：检测器和脉冲发生器，所述检测器被配置为检测在所述第一时间之前出现在所述多条字线中的噪声，所述脉冲发生器被配置为通过调整所述公共源极线电压和所述位线电压来设置所述初始化脉冲。14.根据权利要求13所述的非易失性存储器件，其中，当检测到所述噪声时，所述检测器向所述脉冲发生器发送初始化脉冲发生信号。15.根据权利要求14所述的非易失性存储器件，其中，所述脉冲发生器接收所述初始化脉冲发生信号，并通过调整所述公共源极线电压和所述位线电压来设置所述初始化脉冲。16.根据权利要求10所述的非易失性存储器件，其中，所述通道初始化电路设置在所述控制逻辑电路内部或外部。17.根据权利要求10所述的非易失性存储器件，其中，所述通道初始化电路将连接在所述公共源极线与所述至少一条位线之间的通道的电位增加到初始化电压。18.根据权利要求17所述的非易失性存储器件，其中，所述初始化电压是0v。19.一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条串选择线、多条地选择线、多条位线和公共源极线连接的非易失性存储块；行解码器，连接到所述多条字线、所述多条串选择线和所述多条地选择线；公共源极线驱动器，连接至所述公共源极线；电压发生器，被配置为向所述行解码器施加字线电压；页缓冲器单元，连接到所述多条位线；以及控制逻辑电路，被配置为：向所述电压发生器传输用于调整所述字线电压的电压控制信号；向所述行解码器传输包括字线信息的行地址信号，所述字线信息标识施加有所述字线电压的字线；向所述公共源极线驱动器传输公共源极线电压控制信号，所述公共源极线电压控制信号用于控制施加到所述公共源极线的公共源极线电压；传输要被施加到所述多条字线中的至少两条字线的读电压；并向所述页缓冲器单元传输包括位线信息的列地址信号，所述位线信息标识要施加位线电压的位线，其中，所述控制逻辑电路包括通道初始化电路，所述通道初始化电路通过调整所述公共源极线电压和所述位线电压来设置所述初始化脉冲，并且所述通道初始化电路在多个读区段之间施加所述初始化脉冲，在所述多个读区段中，向所述至少两条字线施加所述读电压。20.根据权利要求19所述的非易失性存储器件，其中，在所述读电压的施加结束的时刻，施加所述初始化脉冲。

技术总结
一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；公共源极线驱动器，被配置为向所述公共源极线提供公共源极线电压；页缓冲器单元，被配置为向多条位线中的至少一条提供位线电压；控制逻辑电路，被配置为调整公共源极线电压和位线电压；以及通道初始化电路，其中所述通道初始化电路针对初始化脉冲来设置公共源极线电压和位线电压，并且所述通道初始化电路在多个读区段之间施加初始化脉冲，其中，在多个读区段中，向多条字线中的至少两条施加读电压。条施加读电压。条施加读电压。


技术研发人员：韩龟渊 姜振圭 李来泳 朴世准 李载德
受保护的技术使用者：三星电子株式会社
技术研发日：2021.08.19
技术公布日：2022/3/8