半导体结构及其形成方法与流程

1.本技术涉及半导体器件领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在高压器件中，碳化硅二极管因其具有较好的电气性能，被广泛进行研究。碳化硅二极管包括肖特基势垒二极管(sbd)和结势垒肖特基二极管(jbs)，其中肖特基势垒二极管存在着因肖特基势垒降低效应引起的反向漏电流较大的问题，且随着反向偏压的增大，肖特基势垒降低的越严重。而结势垒肖特基二极管能够改善肖特基势垒降低效应且还不影响器件的正向性能。
3.但是，目前的结势垒肖特基二极管的电性能还存在着许多缺陷，如表面电场较高、正向电流较小等。


技术实现要素：

4.本技术要解决的技术问题是提供一种半导体结构及其形成方法，能够降低器件的表面电场、增大正向电流，并提高器件的可靠性。
5.为解决上述技术问题，本技术提供了一种半导体结构，包括：衬底，所述衬底上包括第一外延层，且部分所述第一外延层上包括第二外延层；深阱保护柱，分立的自所述第一外延层的表面向所述第一外延层中延伸并在宽度方向延伸至所述第二外延层的下方，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；阱接触层，与所述深阱保护柱的掺杂类型相同，并自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱围绕；金属层，位于所述阱接触层的表面以及所述第二外延层的侧壁和表面。
6.在本技术实施例中，所述半导体结构还包括与所述深阱保护柱的掺杂类型不同的电流扩散层，且所述电流扩散层自相邻所述深阱保护柱之间的第一外延层表面向所述第一外延层中延伸。
7.在本技术实施例中，所述电流扩散层的厚度为0.4μm～4μm，宽度为2μm～6μm，且掺杂浓度为6
×
10
15
/cm3～6
×
10
16
/cm3。
8.在本技术实施例中，所述深阱保护柱的掺杂浓度为6
×
10
16
/cm3～5
×
10
17
/cm3，所述阱接触层的掺杂浓度为1
×
10
18
/cm3～1
×
10
20
/cm3。
9.在本技术实施例中，所述阱接触层的侧壁上的深阱保护柱的厚度不超过0.2μm，所述深阱保护柱的深度为0.4μm～4μm。
10.在本技术实施例中，所述金属层还延伸至所述阱接触层中，且位于所述阱接触层中的金属层的厚度为0.1μm～0.3μm。
11.在本技术实施例中，所述第一外延层的厚度为6.4μm～16μm，所述第二外延层的厚度为0.5μm～2μm，且所述第一外延层和所述第二外延层的掺杂浓度为6
×
10
15
/cm3～1.4
×
10
16
/cm3。
12.本技术还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上包括第一外延层；形成分立的自所述第一外延层的表面向所述第一外延层中延伸的深阱保护柱，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；形成自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱环绕的阱接触层，所述阱接触层与所述深阱保护柱的掺杂类型相同；在部分所述第一外延层上形成第二外延层；在所述阱接触层的表面以及所述第二外延层的侧壁和表面形成金属层。
13.在本技术实施例中，形成所述第二外延层之前，还包括：形成自相邻所述深阱保护柱之间的第一外延层表面向所述第一外延层中延伸的电流扩散层，且所述电流扩散层与所述深阱保护柱的掺杂类型不同。
14.在本技术实施例中，所述电流扩散层的厚度为0.4μm～4μm，且宽度为2μm～6μm；所述电流扩散层的形成方法为第一通道离子植入工艺，且所述第一通道离子植入工艺的注入能量为10kev～960kev，掺杂浓度为6
×
10
15
/cm3～6
×
10
16
/cm3，注入角度垂直于所述第一外延层的《0001》晶面。
15.在本技术实施例中，所述阱接触层的内侧壁上的深阱保护柱的厚度不超过0.2μm，所述深阱保护柱的深度为0.4μm～4μm。
16.在本技术实施例中，形成所述深阱保护柱的方法为第二通道离子植入工艺，且所述第二通道离子植入工艺的注入能量为10kev～960kev，掺杂浓度为6
×
10
16
/cm3～5
×
10
17
/cm3，注入角度垂直于所述第一外延层的《0001》晶面。
17.在本技术实施例中，形成所述第二外延层和所述金属层的方法包括：在所述第一外延层上形成第二外延材料；刻蚀部分所述第二外延材料，停止在所述阱接触层上，形成第二外延层和沟槽；在所述沟槽中及所述第二外延层的表面和侧壁形成金属层。
18.在本技术实施例中，所述金属层还延伸至所述阱接触层中；刻蚀形成的沟槽还延伸至所述阱接触层中。
19.本技术还提供另一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一外延层和第二外延材料；刻蚀部分所述第二外延材料，形成第二外延层和沟槽；在所述沟槽下方的所述第一外延层中形成深阱保护柱，且所述深阱保护柱自所述第一外延层的表面向所述第一外延层中延伸，同时还延伸至部分所述第二外延层的下方，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；形成自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱环绕的阱接触层，所述阱接触层与所述深阱保护柱的掺杂类型相同；在所述沟槽中及所述第二外延层的侧壁和表面形成金属层。
20.在本技术实施例中，所述金属层还延伸至所述阱接触层中；刻蚀形成的沟槽还延伸至所述阱接触层中。
21.与现有技术相比，本技术技术方案的半导体结构及其形成方法具有如下有益效果：
22.通过在衬底上形成第一外延层和第二外延层，并在第一外延层中形成阱接触层，同时通过较深的深阱保护柱环绕阱接触层的侧壁和底部，避免了因形成阱接触层时造成的晶格损坏导致的漏电现象，深阱保护柱还可以将电场分推到较深及晶格损坏较少的地方，从而提高器件的可靠性和电性。
23.较深的深阱保护柱可以较好的平衡外延层中的电场分布，从而可以提高反向击穿电压，深阱保护柱与外延层的接触面积较大，且与衬底之间的距离较小，因此可以增加浪涌电流。
24.深阱保护柱还延伸至第二外延层的下方，有利于在反向电压时在深阱保护柱之间形成耗尽区；进一步地，相邻所述深阱保护柱之间还可以包括电流扩散层，有利于电流的扩散，可在不增加肖特基的表面电场下，缩减深阱保护柱的相邻阔度，从而减少单元间距及降低耗尽区对电流的挤压，从而增加肖特基的正向电流及深阱保护柱的浪涌电流。
25.通过在阱接触层的表面以及所述第二外延层的侧壁和表面形成金属层，使得肖特基表面积大幅度增加，拥有较大的正向电流，同时还使电场远离肖特基表面，进而可以大幅度降低器件的表面电场。金属层还可以延伸至阱接触层中，增大了金属层和阱接触层的接触面积，进一步降低器件的内阻。
附图说明
26.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
27.图1为一种结势垒肖特基二极管的结构示意图；
28.图2为另一种结势垒肖特基二极管的结构示意图；
29.图3为本技术实施例的一种半导体结构的形成方法的流程示意图；
30.图4至图10为本技术实施例的一种半导体结构的形成方法各步骤的结构示意图；
31.图11为本技术实施例的另一种半导体结构的形成方法的流程示意图；
32.图12至图16为本技术实施例的另一种半导体结构的形成方法各步骤的结构示意图；
33.图17为图2和图9所示的半导体结构的外延层电场仿真结果图；
34.图18为图2和图9所示的半导体结构的反向击穿电压仿真结果图；
35.图19为图2和图9所示的半导体结构的正向电流仿真结果图。
具体实施方式
36.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
37.参考图1，一种结势垒肖特基二极管，包括n型衬底1，所述n型衬底1表面形成有n型外延层2，自所述n型外延层2的表面向内部形成有p型重掺杂区3，在所述p型重掺杂区3底部形成有p型轻掺杂区4，在所述n型外延层2的表面沉积有金属层5，这种结势垒肖特基二极管仅使用p型重掺杂区3作为屏蔽结。当加上工作电压后，p型重掺杂区3与n型外延层2接触的位置损坏比较严重，从而增加p型重掺杂区3的漏电流及不稳定性。另外，由于肖特基表面与
p型重掺杂区3的底部较近，p型重掺杂区3与反向电压所形成的耗尽区不能有效降低肖特基表面的电场，从而增大肖特基的反向漏电流。
38.参考图2，另一种结势垒肖特基二极管，包括n型衬底10，所述n型衬底10表面形成有n型外延层20，在所述n型外延层20表面形成有金属层50，且所述金属层50还延伸至所述n型外延层20中。在所述金属层50下方形成有p型重掺杂区30和p型轻掺杂区40。这种结势垒肖特基二极管仅使用p型重掺杂区30作为屏蔽结。当加上工作电压后，p型重掺杂区30与n型外延层20接触的晶格损坏比较严重，从而增加p型重掺杂区30的漏电流及不稳定性。再者，若邻近所述金属层50的p型重掺杂区30的相邻阔度太窄，便会挤压在p型重掺杂区30之间流通的电流，从而大幅降低正向导通电流；若相邻所述p型重掺杂区30之间的间距较大，亦会增加金属层50的表面电场，从而增大肖特基的反向漏电流，两者之间较难平衡。
39.基于此，本技术技术方案在衬底上形成第一外延层和第二外延层，且在第一外延层中形成阱接触层，并通过较深的深阱保护柱环绕阱接触层的侧壁和底部，避免使形成接触层时造成的晶格损坏部位与所述第一外延层接触，导致器件在高压下漏电，所述深阱保护柱还可以将电场分推到较为安全的位置，从而提高器件的可靠性和电性能，同时由于深阱保护柱还延伸至第二外延层下方，有利于在反向电压时在深阱保护柱之间形成耗尽区，降低肖特基的电场及漏电流，同时配合电流扩散层，可在不增加肖特基的表面电场下，缩减深阱保护柱的相邻阔度，从而减少单元间距及降低阱耗尽区对电流的挤压，从而增加肖特基的正向电流及深阱保护柱的浪涌电流。同时使金属层位于所述阱接触层的表面以及所述第二外延层的侧壁和表面，大幅度提高了肖特基表面积，还使电场远离肖特基表面，降低了表面电场。
40.参考图8，为本技术实施例的半导体结构的结构示意图，仅截取其中一个结构单元为例进行说明。本技术实施例的半导体结构包括衬底100，所述衬底100上包括第一外延层200，且部分所述第一外延层200上包括第二外延层500。其中，所述衬底100例如可以是n型掺杂的碳化硅衬底。所述第一外延层200和所述第二外延层500的材料可以包括n型掺杂的碳化硅，且所述第一外延层200和所述第二外延层500的掺杂浓度可以为6
×
10
15
/cm3～1.4
×
10
16
/cm3。其中所述第一外延层200的厚度可以为6.4μm～16μm，所述第二外延层的厚度为0.5μm～2μm。
41.本技术实施例的半导体结构还包括深阱保护柱300，自所述第一外延层200的表面向所述第一外延层200中延伸。相邻所述深阱保护柱300之间不接触且分立的位于所述第一外延层200中。所述深阱保护柱300还在宽度方向延伸至所述第二外延层500的下方。所述深阱保护柱300与所述第一外延层200的掺杂类型不同，例如可以是p型掺杂，且掺杂浓度可以为6
×
10
16
/cm3～5
×
10
17
/cm3。本技术实施例的所述深阱保护柱300具有较大的深度，一方面可以较好的平衡所述第一外延层200中的电场分布，从而可以增加击穿电压；另一方面，较深的深阱保护柱300与所述第一外延层200的接触面积较大，同时与所述衬底100之间的距离减小，因此可以增加浪涌电流。所述深阱保护柱300与所述衬底100之间的第一外延层200的厚度为6μm～12μm，也即所述深阱保护柱300的底面与所述衬底100的表面之间的距离为6～12μm。所述深阱保护柱300的宽度可以为1μm～4μm。
42.在所述深阱保护柱300中还包括阱接触层400，且所述阱接触层400自所述深阱保护柱300的表面向所述深阱保护柱300中延伸。所述阱接触层400与所述深阱保护柱300的掺
杂类型相同，且所述阱接触层400的掺杂浓度大于所述深阱保护柱300的掺杂浓度，以降低接触电阻。例如所述阱接触层400为p型掺杂，且掺杂浓度可以为1
×
10
18
/cm3～1
×
10
20
/cm3。所述阱接触层400的侧壁和底部被所述深阱保护柱300围绕。其中所述阱接触层400的侧壁上的深阱保护柱300的厚度不超过0.2μm，起到缓和电场的作用。所述阱接触层400可以起到欧姆接触的作用，减小器件的内阻。
43.在形成所述阱接触层400时会造成晶格损坏，而晶格损坏的位置会在高压时发生漏电现象。但由于所述阱接触层400的侧壁和底部被所述深阱保护柱300包围，保护晶格损坏的地方，而且所述深阱保护柱300可以将电场分推到较深及晶格损坏较少的位置，从而大幅度提高器件的可靠性和电性。
44.本技术实施例的半导体结构还包括金属层600，所述金属层600位于所述阱接触层400的表面以及所述第二外延层500的侧壁和表面，增大了肖特基表面积，同时还可以使电场远离肖特基表面，降低了表面电场。参考图10，在本技术的一些实施例中，所述金属层600还延伸至所述阱接触层400中，可以增大所述金属层600和所述阱接触层400的接触面积，进一步地降低器件内阻。延伸至所述阱接触层400中的金属层600的厚度可以为0.1μm～0.3μm。所述金属层600的材料可以包括镍、钛和钼中的至少一种。
45.结合图9和图10，在本技术的一些实施例中，所述半导体结构还包括电流扩散层700，且所述电流扩散层700自相邻所述深阱保护柱300之间的第一外延层200表面向所述第一外延层200中延伸。所述电流扩散层700可以使电流进行较好的扩散。所述电流扩散层700的厚度不宜过大，厚度过大的电流扩散层700会使所述深阱保护柱300底部的电场增加，从而降低器件的击穿电压。本技术实施例的所述电流扩散层的厚度为0.4μm～4μm。所述电流扩散层700与所述深阱保护柱300的底面可以共面，也可以不共面，且所述电流扩散层700与所述深阱保护柱300的侧壁邻接。所述电流扩散层700与所述深阱保护柱300的掺杂类型不同，且所述电流扩散层700的掺杂浓度同样也会影响器件的电性。所述电流扩散层700的掺杂浓度越小，会对所述深阱保护柱300之间的流通电流进行挤压，但有利于降低肖特基的表面电场；所述电流扩散层700的掺杂浓度越大，可增加深阱保护柱300之间的流通电流，但不利于降低肖特基的表面电场，此时可以通过调整所述电流扩散层700的宽度以优化肖特基的表面电场以及增加正向电流。作为示例，所述电流扩散层700为n型掺杂，且掺杂浓度可以为6
×
10
15
/cm3～6
×
10
16
/cm3，所述电流扩散层700的宽度可以为2μm～6μm。
46.以下结合附图对本技术实施例的半导体结构的形成方法进行详细说明。
47.参考图3，本技术实施例的一种半导体结构的形成方法包括：
48.步骤s100：提供衬底，所述衬底上包括第一外延层；
49.步骤s 110：形成分立的自所述第一外延层的表面向所述第一外延层中延伸的深阱保护柱，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；
50.步骤s120：形成自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱环绕的阱接触层，所述阱接触层与所述深阱保护柱的掺杂类型相同；
51.步骤s130：在部分所述第一外延层上形成第二外延层；
52.步骤s140：在所述阱接触层的表面以及所述第二外延层的侧壁和表面形成金属层。
53.参考图4，提供衬底100。所述衬底100可以是掺杂的碳化硅衬底。作为示例，所述衬
底100为n型掺杂衬底。所述衬底100上包括第一外延层200，所述第一外延层200可以是通过外延工艺生长的碳化硅外延层。所述第一外延层200和所述衬底100的掺杂类型相同，且掺杂浓度可以为6
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10
15
/cm3～1.4
×
10
16
/cm3。所述第一外延层200的厚度可以在6.4μm～16μm。
54.参考图5，在所述第一外延层200中形成深阱保护柱300，且所述深阱保护柱300分立的自所述第一外延层200的表面向所述第一外延层200中延伸。所述深阱保护柱300的深度为0.4μm～4μm所述深阱保护柱300的宽度可以为1μm～4μm。采用第二通道离子植入工艺形成所述深阱保护柱300，且所述第二通道离子植入工艺的注入离子类型与所述第一外延层200的掺杂离子类型不同，例如注入p型离子，且注入能量为10kev～960kev，掺杂浓度为6
×
10
16
/cm3～5
×
10
17
/cm3，注入角度垂直于所述第一外延层200的《0001》晶面。
55.参考图6，在所述深阱保护柱300中形成阱接触层400，且所述阱接触层400自所述深阱保护柱300的表面向所述深阱保护柱300中延伸。所述阱接触层400可通过离子注入工艺形成，且注入能量为10kev～400kev，掺杂浓度为1
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10
18
/cm3～1
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10
20
/cm3。由于所述阱接触层400的掺杂浓度较高，在进行离子注入时会造成晶格损坏，因此所述阱接触层400的宽度和深度需分别小于所述深阱保护柱300的宽度和深度，以使所述深阱保护柱300可以环绕所述阱接触层400的侧壁和底部，防止晶格损坏的位置与所述第一外延层200接触，导致在高压下出现漏电问题。在一些实施例中，所述阱接触层400的侧壁上的深阱保护柱300的厚度不超过0.2μm。
56.参考图7，在部分所述第一外延层200上形成第二外延层500。具体地，所述第二外延层500位于相邻所述阱接触层400之间的深阱保护柱300和第一外延层200的表面。形成方法包括：在所述第一外延层200上形成第二外延材料；刻蚀部分所述第二外延材料，停止在所述阱接触层400上，形成第二外延层500和沟槽610。所述沟槽610露出所述阱接触层400的表面。在一些实施例中，所述沟槽610还可以露出部分所述深阱保护柱300的表面。
57.参考图8，在所述沟槽610中及所述第二外延层500的表面和侧壁形成金属层600。所述金属层600覆盖所述阱接触层400的表面及所述第二外延层500的侧壁和表面，大幅度提高了肖特基表面积。同时，电场与肖特基表面较远，进而降低表面电场的大小。形成所述金属层600的工艺可以是物理气相沉积。
58.参考图9，在本技术的一些实施例中，形成所述第二外延层500之前，还包括形成电流扩散层700的步骤。具体地，可以在形成所述阱接触层400之后，向相邻所述深阱保护柱300之间的第一外延层200中进行离子注入，形成自相邻所述深阱保护柱300之间的第一外延层200表面向所述第一外延层200中延伸的电流扩散层700。采用第一通道离子植入工艺形成所述电流扩散层700，且所述第一通道离子植入工艺的注入能量为10kev～960kev，掺杂浓度为6
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10
15
/cm3～6
×
10
16
/cm3，注入角度垂直于所述第一外延层200的《0001》晶面，掺杂离子的类型与所述深阱保护柱300的掺杂类型不同。作为示例，所述电流扩散层700为n型掺杂。
59.参考图10，在本技术的一些实施例中，在形成金属层600时，不仅刻蚀部分所述第二外延材料，还需刻蚀部分所述阱接触层400，使形成的沟槽610还延伸至所述阱接触层400中，进而使形成的金属层600还延伸至所述阱接触层400中，进一步降低器件的内阻。
60.参考图11，本技术实施例还提供另一种半导体结构的形成方法，包括：
61.步骤s200：提供衬底；
62.步骤s210：在所述衬底上形成第一外延层和第二外延材料；
63.步骤s220：刻蚀部分所述第二外延材料，形成第二外延层和沟槽；
64.步骤s230：在所述沟槽下方的所述第一外延层中形成深阱保护柱，且所述深阱保护柱自所述第一外延层的表面向所述第一外延层中延伸，同时还延伸至部分所述第二外延层的下方，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；
65.步骤s240：形成自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱环绕的阱接触层，所述阱接触层与所述深阱保护柱的掺杂类型相同；
66.步骤s250：在所述沟槽中及所述第二外延层的侧壁和表面形成金属层。
67.参考图12，提供衬底1000，所述衬底1000可以是n型掺杂的碳化硅衬底。在所述衬底1000上形成第一外延层2000和第二外延材料5100。所述第一外延层2000和第二外延材料5100可以在同一道外延工艺中形成。所述第一外延层2000和第二外延材料5100的材料可以是n型掺杂的碳化硅材料，掺杂浓度可以为6
×
10
15
/cm3～1.4
×
10
16
/cm3。所述第一外延层2000的厚度可以为6.4μm～16μm，所述第二外延材料5100的厚度为0.5μm～2μm。
68.参考图13，刻蚀部分所述第二外延材料5100，形成第二外延层5000和沟槽6100。然后在所述第二外延层5000的表面形成掩膜(未示出)，以防止后续的离子注入工艺损伤所述第二外延层5000的表面。采用第二通道离子植入工艺在所述沟槽6100下方的所述第一外延层2000中形成深阱保护柱3000，且所述深阱保护柱3000自所述第一外延层2000的表面向所述第一外延层2000中延伸，同时还延伸至部分所述第二外延层5000的下方。所述第二通道离子植入工艺的掺杂类型、掺杂浓度、离子注入能量等参数可以参考前述方法形成深阱保护柱3000时的参数。
69.参考图14，向所述深阱保护柱3000中进行离子注入形成阱接触层4000。所述阱接触层4000自所述深阱保护柱3000的表面向所述深阱保护柱3000中延伸，且所述阱接触层4000的侧壁和底部被所述深阱保护柱3000环绕。所述阱接触层4000与所述深阱保护柱3000的掺杂类型相同。离子注入形成所述阱接触层4000时的掺杂类型、掺杂浓度、离子注入能量等参数可以参考前述方法形成阱接触层4000时的参数。
70.参考图15，在所述沟槽6100中及所述第二外延层5000的侧壁和表面形成金属层6000。参考图16，所述沟槽6100还可以延伸至所述阱接触层4000中，使得所述金属层6000还延伸至所述阱接触层4000中，以进一步减小内阻。
71.在1200v的漏电压下，分别对图2和本技术实施例的图9所示的半导体结构进行电场仿真测试，获得图17所示的外延层电场仿真结果，其中标注实施例的曲线为本技术实施例的电场仿真结果，标注比较例的曲线为图2所示半导体结构的电场仿真结果。由图17可知，本技术实施例的半导体结构的表面电场仅为9.5
×
105v/cm，而比较例的半导体结构的表面电场仅为1.55
×
106v/cm，因此本技术实施例的半导体结构可以大幅度降低表面电场。
72.图18为在1200v漏电压下，图2和图9所示的半导体结构的反向击穿电压仿真结果。其中图9所述的半导体结构的电流扩散层的掺杂浓度为3
×
10
16
/cm3，且电流扩散层和深阱保护柱的深度相同。根据反向击穿电压结果可知，本技术实施例的半导体结构的击穿电压可达到1520v，而比较例的半导体结构的击穿电压为1480v，因此本技术实施例的半导体结构可以提高反向击穿电压。
73.图19为在1200v漏电压下，图2和图9所示的半导体结构的正向电流仿真结果，其中图9所述的半导体结构的电流扩散层的掺杂浓度为3
×
10
16
/cm3。根据电流仿真结果可知，在3.2
×
10-6
a/5μm的目标电流密度下，本技术实施例的半导体结构仅需1.33v便可以达到，而比较例的半导体结构需要1.49v，因此本技术实施例的半导体结构拥有较大的正向电流，这归功于本技术实施例的半导体结构的电流扩散层及肖特基表面积的增加。
74.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
75.应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
76.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
77.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
78.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

技术特征：
1.一种半导体结构，其特征在于，包括：衬底，所述衬底上包括第一外延层，且部分所述第一外延层上包括第二外延层；深阱保护柱，分立的自所述第一外延层的表面向所述第一外延层中延伸并在宽度方向延伸至所述第二外延层的下方，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；阱接触层，与所述深阱保护柱的掺杂类型相同，并自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱围绕；金属层，位于所述阱接触层的表面以及所述第二外延层的侧壁和表面。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括与所述深阱保护柱的掺杂类型不同的电流扩散层，且所述电流扩散层自相邻所述深阱保护柱之间的第一外延层表面向所述第一外延层中延伸。3.根据权利要求2所述的半导体结构，其特征在于，所述电流扩散层的厚度为0.4μm～4μm，宽度为2μm～6μm，且掺杂浓度为6
×
10
15
/cm3～6
×
10
16
/cm3。4.根据权利要求1或2所述的半导体结构，其特征在于，所述深阱保护柱的掺杂浓度为6
×
10
16
/cm3～5
×
10
17
/cm3，所述阱接触层的掺杂浓度为1
×
10
18
/cm3～1
×
10
20
/cm3。5.根据权利要求1或2所述的半导体结构，其特征在于，所述阱接触层的侧壁上的深阱保护柱的厚度不超过0.2μm，所述深阱保护柱的深度为0.4μm～4μm。6.根据权利要求1或2所述的半导体结构，其特征在于，所述金属层还延伸至所述阱接触层中，且位于所述阱接触层中的金属层的厚度为0.1μm～0.3μm。7.根据权利要求1或2所述的半导体结构，其特征在于，所述第一外延层的厚度为6.4μm～16μm，所述第二外延层的厚度为0.5μm～2μm，且所述第一外延层和所述第二外延层的掺杂浓度为6
×
10
15
/cm3～1.4
×
10
16
/cm3。8.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上包括第一外延层；形成分立的自所述第一外延层的表面向所述第一外延层中延伸的深阱保护柱，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；形成自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱环绕的阱接触层，所述阱接触层与所述深阱保护柱的掺杂类型相同；在部分所述第一外延层上形成第二外延层；在所述阱接触层的表面以及所述第二外延层的侧壁和表面形成金属层。9.根据权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第二外延层之前，还包括：形成自相邻所述深阱保护柱之间的第一外延层表面向所述第一外延层中延伸的电流扩散层，且所述电流扩散层与所述深阱保护柱的掺杂类型不同。10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述电流扩散层的厚度为0.4μm～4μm，且宽度为2μm～6μm；所述电流扩散层的形成方法为第一通道离子植入工艺，且所述第一通道离子植入工艺的注入能量为10kev～960kev，掺杂浓度为6
×
10
15
/cm3～6
×
10
16
/cm3，注入角度垂直于所述第一外延层的<0001>晶面。11.根据权利要求8或9所述的半导体结构的形成方法，其特征在于，所述阱接触层的侧壁上的深阱保护柱的厚度不超过0.2μm，所述深阱保护柱的深度为0.4μm～4μm。
12.根据权利要求8或9所述的半导体结构的形成方法，其特征在于，形成所述深阱保护柱的方法为第二通道离子植入工艺，且所述第二通道离子植入工艺的注入能量为10kev～960kev，掺杂浓度为6
×
10
16
/cm3～5
×
10
17
/cm3，注入角度垂直于所述第一外延层的<0001>晶面。13.根据权利要求8所述的半导体结构，其特征在于，形成所述第二外延层和所述金属层的方法包括：在所述第一外延层上形成第二外延材料；刻蚀部分所述第二外延材料，停止在所述阱接触层上，形成第二外延层和沟槽；在所述沟槽中及所述第二外延层的表面和侧壁形成金属层。14.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述金属层还延伸至所述阱接触层中；刻蚀形成的沟槽还延伸至所述阱接触层中。15.一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成第一外延层和第二外延材料；刻蚀部分所述第二外延材料，形成第二外延层和沟槽；在所述沟槽下方的所述第一外延层中形成深阱保护柱，且所述深阱保护柱自所述第一外延层的表面向所述第一外延层中延伸，同时还延伸至部分所述第二外延层的下方，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；形成自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱环绕的阱接触层，所述阱接触层与所述深阱保护柱的掺杂类型相同；在所述沟槽中及所述第二外延层的侧壁和表面形成金属层。16.根据权利要求15所述的半导体结构的形成方法，其特征在于，所述金属层还延伸至所述阱接触层中；刻蚀形成的沟槽还延伸至所述阱接触层中。

技术总结
本申请提供一种半导体结构及其形成方法，其中所述半导体结构包括：衬底，所述衬底上包括第一外延层，且部分所述第一外延层上包括第二外延层；深阱保护柱，分立的自所述第一外延层的表面向所述第一外延层中延伸并在宽度方向延伸至所述第二外延层的下方，且所述深阱保护柱和所述衬底之间的第一外延层的厚度为6μm～12μm；阱接触层，与所述深阱保护柱的掺杂类型相同，并自所述深阱保护柱的表面向所述深阱保护柱中延伸且侧壁和底部被所述深阱保护柱围绕；金属层，位于所述阱接触层的表面以及所述第二外延层的侧壁和表面。本申请的半导体结构及其形成方法能够降低器件的表面电场、增大正向电流，并提高器件的可靠性。并提高器件的可靠性。并提高器件的可靠性。


技术研发人员：李浩南 张永杰 周永昌 黄晓辉 董琪琪
受保护的技术使用者：创能动力科技有限公司
技术研发日：2021.12.29
技术公布日：2022/3/8