静态随机存取存储器的制作方法

静态随机存取存储器
1.本技术是申请日为2015年04月30日、申请号为201510216456.6、发明名称为“静态随机存取存储器”的发明专利申请的分案申请。
技术领域
2.本发明涉及一种静态随机存取存储器(static random access memory,sram)，尤其是涉及一种具有两层层间介电层与设于两层层间介电层中接触插塞的sram。


背景技术：

3.在一嵌入式静态随机存取存储器(embedded static random access memory,embedded sram)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(dynamic randomaccess memory,dram)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在计算机系统中当作快取存储器(cache memory)等的应用。


技术实现要素：

4.本发明优选实施例公开一种静态随机存取存储器，包含多个静态随机存取存储器单元设于一基底上，其中各静态随机存取存储器单元包含：一栅极结构，设于基底上，其中该栅极结构包括一u型功函数金属层、一低阻抗金属层，位于该u型功函数金属层上，以及硬掩模，位于该低阻抗金属层上；一第一层间介电层，环绕栅极结构；一接触插塞，设于第一层间介电层中并且邻近该栅极结构；一第二层间介电层，设于第一层间介电层上；以及一第二接触插塞，设于第二层间介电层中并直接接触第一接触插塞，其中该第二接触插塞及该第一接触插塞之间具有一错位。
5.本发明另一实施例公开一种静态随机存取存储器，包含一第一静态随机存取存储器单元设于一基底上，其中该第一静态随机存取存储器单元包含：一栅极结构，设于基底上，其中该第一栅极结构包括一第一u型功函数金属层、一第一低阻抗金属层，位于该第一u型功函数金属层上，以及一第一硬掩模，位于该第一低阻抗金属层上；一第一层间介电层，环绕栅极结构；一接触插塞，设于第一层间介电层中并且邻近该第一栅极结构；一第二层间介电层，设于第一层间介电层上；以及一第二接触插塞，设于第二层间介电层中并直接接触第一接触插塞，其中第二接触插塞及第一接触插塞之间具有一错位。
附图说明
6.图1为本发明优选实施例的一静态随机存取存储器的布局图；
7.图2为图1中沿着切线aa’的剖面示意图；
8.图3为图1中沿着切线bb’的剖面示意图；
9.图4为本发明静态随机存取存储器中一组六晶体管静态随机存取存储器(6t-sram)存储单元的电路图；
10.图5为图1中沿着切线cc’的剖面示意图；
11.图6为图1中沿着切线dd’的剖面示意图；
12.图7为图1中沿着切线ee’的剖面示意图。
13.主要元件符号说明
14.10
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6t-sram存储单元
15.12
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上拉晶体管
16.14
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上拉晶体管
17.16
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下拉晶体管
18.18
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下拉晶体管
19.20
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存取晶体管
20.22
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存取晶体管
21.24
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存储节点
22.26
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存储节点
23.28
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串接电路
24.30
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串接电路
25.32
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电压源
26.34
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电压源
27.36
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字符线
28.38
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位线
29.40
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第一静态随机存取存储器单元
30.42
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第二静态随机存取存储器单元
31.52
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基底
32.54
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鳍状结构
33.56
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栅极结构
34.58
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栅极结构
35.60
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第一层间介电层
36.62
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第一接触插塞
37.64
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第二层间介电层
38.66
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第二接触插塞
39.68
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停止层
40.70
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u型功函数金属层
41.72
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低阻抗金属层
42.74
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硬掩模
43.76
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间隙壁
44.78
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源极区域
45.80
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外延层
46.82
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接触洞蚀刻停止层
47.88
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第三接触插塞
48.90
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第四接触插塞
49.92
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第五接触插塞
50.94
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第六接触插塞
51.96
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第七接触插塞
具体实施方式
52.请参照图1至图4，图1为本发明优选实施例的一静态随机存取存储器的布局图，图2为图1中沿着切线aa’的剖面示意图，图3为图1中沿着切线bb’的剖面示意图，图4为本发明静态随机存取存储器中一组六晶体管静态随机存取存储器(six-transistor sram,6t-sram)存储单元的电路图。
53.如图1与图4所示，本发明的静态随机存取存储器较佳包含至少两组静态随机存取存储器单元，例如第一静态随机存取存储器单元40与第二静态随机存取存储器单元42，其中第一静态随机存取存储器单元40与第二静态随机存取存储器单元42各包含一六晶体管静态随机存取存储器(six-transistor sram,6t-sram)10。在本实施例中，各6t-sram存储单元10较佳由上拉晶体管(pull-up transistor)12和14、下拉晶体管(pull-down transistor)16和18以及存取晶体管(access transistor)20和22构成正反器(flip-flop)，其中上拉晶体管12和14及下拉晶体管16和18构成栓锁电路(latch)，使数据可以栓锁在存储节点(storage node)24或26。另外，上拉晶体管12和14是作为主动负载之用，其也可以一般的电阻来取代作为上拉元件，在此情况下即为四晶体管静态随机存取存储器(four-transistor sram,4t-sram)。另外在本实施例中，各上拉晶体管12和14较佳共用一源极/漏极区域并电连接至一电压源32(例如vcc)，各下拉晶体管16和18共用一源极/漏极区域并电连接至一电压源34(例如vss)，且第一静态随机存取存储器单元40与第二静态随机存取存储器单元42呈上下对称布局设置，使第一静态随机存取存储器单元40中下拉晶体管16和18所共用的源极/漏极区域较佳电连接第二静态随机存取存储器单元42中上拉晶体管12和14所共用的源极/漏极区域并电连接至电压源34(例如vss)。
54.一般而言，6t-sram存储单元10的上拉晶体管12、14是由p型金属氧化物半导体(p-type metal oxide semiconductor,pmos)晶体管所组成，而下拉晶体管16、18和存取晶体管20、22则是由n型金属氧化物半导体(n-type metal oxide semiconductor,nmos)晶体管所组成。其中，上拉晶体管12和下拉晶体管16一同构成一反向器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源32与一电压源34；同样地，上拉晶体管14与下拉晶体管18构成另一反向器，而这两者所构成的串接电路30其两端点也分别耦接于电压源32与电压源34。
55.此外，在存储节点24处，分别电连接有下拉晶体管18和上拉晶体管14的栅极(gate)、及下拉晶体管16、上拉晶体管12和存取晶体管20的漏极(drain)；同样地，在存储节
点26上，也分别电连接有下拉晶体管16和上拉晶体管12的栅极、及下拉晶体管18、上拉晶体管14和存取晶体管22的漏极。至于存取晶体管20和22的栅极则耦接至字符线(word line)36，而存取晶体管20和22的源极(source)则分别耦接至相对应的位线(data line)38。
56.在本实施例中，第一静态随机存取存储器单元40与第二静态随机存取存储器单元42均设于一基底52上，例如一硅基底或硅覆绝缘(soi)基板，基底52上设有多个鳍状结构54，且各鳍状结构54周围设有浅沟隔离(图未示)。
57.如图2所示，第一静态随机存取存储器单元40中的上拉晶体管12和14包含栅极结构56和58设于基底52上、一第一层间介电层60环绕栅极结构56和58、一第一接触插塞62设于第一层间介电层60中、一第二层间介电层64设于第一层间介电层62上、一第二接触插塞66设于第二层间介电层64中并电连接第一接触插塞62以及一停止层68设于第一层间介电层60与第二层间介电层64之间。其中栅极结构56和58各为一包含高介电常数介电层(图未示)、u型功函数金属层70、低阻抗金属层72及硬掩模74的金属栅极，且栅极结构56和58两侧包含间隙壁76、源极区域78、外延层80以及接触洞蚀刻停止层82等元件。
58.更具体而言，在本实施例中，上拉晶体管12和14是共用同一源极区域78，并通过第二接触插塞66与第一接触插塞62来电连接电压源32(例如vcc)，而且第二接触插塞66与第一接触插塞62之间具有一错位，或从图2与图3的剖面图来看，第二接触插塞66的一边缘与第一接触插塞62的上表面一同构成一阶梯部。若从图1的上视图来看，第一接触插塞62较佳重叠鳍状结构54的至少两个边缘，第二接触插塞66则仅部分重叠鳍状结构54，例如仅重叠鳍状结构54的单一边缘并同时向上延伸。若从图3的剖面图来看，第一接触插塞62较佳重叠或接触鳍状结构54至少三边缘，包括鳍状结构54顶部与两个侧壁，第二接触插塞66则重叠鳍状结构54一边缘，包括鳍状结构54的一侧壁。
59.请继续参照图5及图6，图5为图1中沿着切线cc’的剖面示意图，图6为图1中沿着切线dd’的剖面示意图。如同前述第一静态随机存取存储器单元40中上拉晶体管12和14的结构，第二静态随机存取存储器单元42的上拉晶体管12和14包含栅极结构56和58设于基底52上、一第一层间介电层60环绕栅极结构56和58、一第三接触插塞88设于第一层间介电层60中、一第二层间介电层64设于第一层间介电层60上、一第四接触插塞90设于第二层间介电层64中并电连接第三接触插塞88以及一停止层68设于第一层间介电层60及第二层间介电层64之间。
60.其中栅极结构56和58可为一包含高介电常数介电层、u型功函数金属层70、低阻抗金属层72及硬掩模74的金属栅极，且栅极结构56和58两侧包含间隙壁76、源极区域78、外延层80以及接触洞蚀刻停止层82等元件。需注意的是，环绕第二静态随机存取存储器单元42中上拉晶体管12和14的栅极结构56和58的第一层间介电层60与第二层间介电层64即为环绕第一静态随机存取存储器单元40中上拉晶体管12和14的栅极结构56和58的第一层间介电层60与第二层间介电层64。
61.另外，如同第一静态随机存取存储器单元40中上拉晶体管12和14的配置，上拉晶体管12和14也是共用同一源极区域78，并通过第四接触插塞90与第三接触插塞88来电连接电压源32(例如vcc)，而且第二静态随机存取存储器单元42中上拉晶体管12和14的第四接触插塞90与第三接触插塞88之间也具有一错位，或从图5与图6的剖面图来看，第四接触插塞90的一边缘与第三接触插塞88的上表面一同构成一阶梯部。若从图1的上视图来看，第三
接触插塞88较佳重叠鳍状结构54的至少二边缘，第四接触插塞90则仅部分重叠鳍状结构54，例如仅重叠鳍状结构54的单一边缘并同时向下延伸。若从图6的剖面图来看，第三接触插塞88较佳重叠或接触鳍状结构54至少三边缘，包括鳍状结构54顶部与两个侧壁，第四接触插塞90则重叠鳍状结构54一边缘，包括鳍状结构54的一侧壁。
62.再者，请继续参照图7，图7为图1中沿着切线ee’的剖面示意图。如图1及图7所示，第一静态随机存取存储器单元40中下拉晶体管16和18所共用的源极/漏极区域较佳电连接第二静态随机存取存储器单元42中下拉晶体管16和18所共用的源极/漏极区域，并通过第五接触插塞92、第六接触插塞94及第七接触插塞96来电连接至电压源34(例如vss)。其中第七接触插塞96完全覆盖第五接触插塞92与第六接触插塞94，不具有错位。若从图1的上视图来看，第五接触插塞92与第六接触插塞94较佳重叠鳍状结构54的至少两个边缘，第七接触插塞96则较佳重叠鳍状结构54至少四边缘。若从图7的剖面图来看，第五接触插塞92与第六接触插塞94分别重叠鳍状结构54至少三边缘，包括鳍状结构54顶部与两个侧壁，第七接触插塞96则较佳重叠鳍状结构54至少四边缘，包括鳍状结构54四个侧壁。
63.综上所述，本发明的静态随机存取存储器主要通过延展第一层间介电层中第一接触插塞的长度与面积来同时延展设于第一层间介电层上，或设于第二层间介电层中第二接触插塞的长度与面积，并同时使第一接触插塞与第二接触插塞呈现一错位。依据本发明的优选实施例，第一接触插塞的上表面与第二接触插塞的至少一边缘经由上述错位可呈现一阶梯部，且从上视图来看所延展的第二接触插塞较佳仅重叠部分鳍状结构。通过第二接触插塞的位移，本发明可藉此扩展静态随机存取存储器中上拉晶体管的源极/漏极区域与下拉晶体管的源极/漏极区域之间的距离，或电连接上拉晶体管的vcc电压源与电连接下拉晶体管的vss电压源的距离。
64.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

技术特征：
1.一种静态随机存取存储器，包含：多个静态随机存取存储器单元，设于基底上，其中各该静态随机存取存储器单元包含：栅极结构，设于该基底上，其中该栅极结构包括：u型功函数金属层；低阻抗金属层，位于该u型功函数金属层上；以及硬掩模，位于该低阻抗金属层上；第一层间介电层，环绕该栅极结构；第一接触插塞，设于该第一层间介电层中并且邻近该栅极结构；第二层间介电层，设于该第一层间介电层上；以及第二接触插塞，设于该第二层间介电层中并直接接触该第一接触插塞，其中该第二接触插塞及该第一接触插塞之间具有错位。2.如权利要求1所述的静态随机存取存储器，其中各该静态随机存取存储器单元包含两个上拉晶体管、两个下拉晶体管以及两个存取晶体管。3.如权利要求1所述的静态随机存取存储器，另包含停止层，设于该第一层间介电层及该第二层间介电层之间。4.如权利要求1所述的静态随机存取存储器，其中该栅极结构的该硬掩模、该第一层间介电层以及该第一接触插塞的顶面互相齐平。5.一种静态随机存取存储器，包含：第一静态随机存取存储器单元，设于基底上，包含：第一栅极结构，设于该基底上，其中该第一栅极结构包括：第一u型功函数金属层；第一低阻抗金属层，位于该第一u型功函数金属层上；以及第一硬掩模，位于该第一低阻抗金属层上；第一层间介电层，环绕该第一栅极结构；第一接触插塞，设于该第一层间介电层中并且邻近该第一栅极结构；第二层间介电层，设于该第一层间介电层上；以及第二接触插塞，设于该第二层间介电层中并直接接触该第一接触插塞，其中该第二接触插塞及该第一接触插塞之间具有错位。6.如权利要求5所述的静态随机存取存储器，其中该第二接触插塞的边缘及该第一接触插塞的上表面包含阶梯部。7.如权利要求5所述的静态随机存取存储器，另包含至少一鳍状结构设于该基底上。8.如权利要求7所述的静态随机存取存储器，其中该第一接触插塞重叠该鳍状结构的至少两个边缘且该第二接触插塞仅部分重叠该鳍状结构。9.如权利要求5所述的静态随机存取存储器，另包含停止层设于该第一层间介电层及该第二层间介电层之间。10.如权利要求5所述的静态随机存取存储器，其中该第一栅极结构的该第一硬掩模、该第一层间介电层以及该第一接触插塞的顶面互相齐平。11.如权利要求5所述的静态随机存取存储器，其中该第一静态随机存取存储器单元包含两个上拉晶体管、两个下拉晶体管以及两个存取晶体管，且该两个上拉晶体管的其中一
者包含：该第一栅极结构，设于该基底上；该第一层间介电层，环绕该第一栅极结构；该第一接触插塞，设于该第一层间介电层中并且邻近该第一栅极结构；该第二层间介电层，设于该第一层间介电层上；以及该第二接触插塞，设于该第二层间介电层中并直接接触该第一接触插塞，其中该第二接触插塞及该第一接触插塞之间具有错位。12.如权利要求5所述的静态随机存取存储器，其中该第一静态随机存取存储器单元包含两个上拉晶体管、两个下拉晶体管以及两个存取晶体管，且各该两个上拉晶体管包含：该第一栅极结构，设于该基底上；该第一层间介电层，环绕该第一栅极结构；该第一接触插塞，设于该第一层间介电层中并且邻近该第一栅极结构；该第二层间介电层，设于该第一层间介电层上；以及该第二接触插塞，设于该第二层间介电层中并直接接触该第一接触插塞，其中该第二接触插塞及该第一接触插塞之间具有错位。13.如权利要求5所述的静态随机存取存储器，另包含第二静态随机存取存储器单元电连接该第一静态随机存取存储器单元，该第二静态随机存取存储器单元包含：第二栅极结构，设于该基底上，该第二栅极结构包括：第二u型功函数金属层；第二低阻抗金属层，位于该第二u型功函数金属层上；以及第二硬掩模，位于该第二低阻抗金属层上；该第一层间介电层，环绕该第二栅极结构；第三接触插塞，设于该第一层间介电层中并且邻近该第二栅极结构；该第二层间介电层，设于该第一层间介电层上；以及第四接触插塞，设于该第二层间介电层中并直接接触该第三接触插塞，其中该第四接触插塞及该第三接触插塞之间具有错位。14.如权利要求13所述的静态随机存取存储器，其中该第四接触插塞的边缘及该第三接触插塞的上表面包含阶梯部。15.如权利要求13所述的静态随机存取存储器，另包含至少一鳍状结构设于该基底上。16.如权利要求15所述的静态随机存取存储器，其中该第三接触插塞重叠该鳍状结构的至少两个边缘且该第四接触插塞仅部分重叠该鳍状结构。17.如权利要求13所述的静态随机存取存储器，另包含停止层，设于该第一层间介电层及该第二层间介电层之间。18.如权利要求13所述的静态随机存取存储器，其中该栅极结构的该硬掩模、该第一层间介电层以及该第一接触插塞的顶面互相齐平。19.如权利要求13所述的静态随机存取存储器，其中该第二静态随机存取存储器单元包含两个上拉晶体管、两个下拉晶体管以及两个存取晶体管，且该两个上拉晶体管的其中一者包含：该第二栅极结构，设于该基底上；
该第一层间介电层，环绕该第二栅极结构；该第三接触插塞，设于该第一层间介电层中并且邻近该第二栅极结构；该第二层间介电层，设于该第一层间介电层上；以及该第四接触插塞，设于该第二层间介电层中并直接接触该第三接触插塞，其中该第四接触插塞及该第三接触插塞之间具有一错位。20.如权利要求13所述的静态随机存取存储器，其中该第二静态随机存取存储器单元包含两个上拉晶体管、两个下拉晶体管以及两个存取晶体管，且各该两个上拉晶体管包含：该第二栅极结构，设于该基底上；该第一层间介电层，环绕该第二栅极结构；该第三接触插塞，设于该第一层间介电层中并且邻近该第二栅极结构；该第二层间介电层，设于该第一层间介电层上；以及该第四接触插塞，设于该第二层间介电层中并直接接触该第三接触插塞，其中该第四接触插塞及该第三接触插塞之间具有错位。

技术总结
本发明公开一种静态随机存取存储器，包含多个静态随机存取存储器单元设于基底上，其中各静态随机存取存储器单元包含：栅极结构，包括U型功函数金属层、低阻抗金属层，以及硬掩模；第一层间介电层，环绕栅极结构；接触插塞，设于第一层间介电层中并且邻近栅极结构；第二层间介电层，设于第一层间介电层上；以及第二接触插塞，设于第二层间介电层中并直接接触第一接触插塞，其中第二接触插塞及第一接触插塞之间具有一错位。之间具有一错位。之间具有一错位。


技术研发人员：许智凯 林昭宏 洪裕祥 傅思逸 郑志祥
受保护的技术使用者：联华电子股份有限公司
技术研发日：2015.04.30
技术公布日：2022/3/8