一种多芯片并行测试的方法及装置与流程

1.本发明实施例涉及集成电路测试技术领域，尤其涉及一种多芯片并行测试的方法及装置。


背景技术：

2.在芯片的量产测试过程中，特别是在晶圆测试中，待测试芯片之间的信号干扰会影响整个测试良率。在传统自动测试设备的测试中，会通过降低测试频率，尽量控制探针卡设计等方法克服，但是测试效果并不理想一般。


技术实现要素：

3.本发明提供一种多芯片并行测试的方法及装置，降低相邻待测芯片测试信号之间产生的干扰，降低测试信号跳变边沿的畸变，提高测试效果。
4.第一方面，本发明实施例提供了一种多芯片并行测试的方法，包括：
5.根据晶圆图中多个待测芯片的位置确定至少一个所述待测芯片的测试组；
6.根据测试信号对所述测试组中的待测芯片进行测试；其中，不同的所述待测芯片对应的所述测试信号的相位差大于零。
7.可选的，根据晶圆图中多个待测芯片的位置确定至少一个所述待测芯片的测试组，包括：
8.根据晶圆图中所述待测芯片的位置划分不同所述测试组之间的间距；其中，所述间距为沿行方向第i个测试组中的第一个所述待测芯片与第i+1个测试组中的第一个所述待测芯片间隔n个所述待测芯片，和/或，沿列方向第j个测试组中的第一个所述待测芯片与第j+1个测试组中的第一个所述待测芯片间隔m个所述待测芯片；其中，i，j均大于等于1，m,n均大于等于0；
9.根据所述间距确定至少一个子测试组；其中不同所述子测试组的测试信号相同。
10.可选的，当所述测试组内的待测芯片的数量为多个时，根据所述测试组中的待测芯片的个数生成测试信号；其中，不同的所述待测芯片对应的测试信号之间的相位差相等。
11.可选的，所述相位差大于0，小于等于
12.可选的，所述待测芯片对应至少两个所述待测信号时，同一个所述待测芯片上的所述测试信号的相位相等。
13.第二方面，本发明实施例提供了一种多芯片并行测试装置，包括：
14.分组模块，用于根据晶圆图中多个待测芯片的位置确定至少一个所述待测芯片的测试组；
15.测试模块，用于根据测试信号对所述测试组中的待测芯片进行测试；其中，不同的所述待测芯片对应的所述测试信号的相位差大于零。
16.可选的，所述分组模块包括：
17.划分单元，用于根据晶圆图中所述待测芯片的位置划分不同所述测试组之间的间距；其中，所述间距为沿行方向第i个测试组中的第一个所述待测芯片与第i+1个测试组中的第一个所述待测芯片间隔n个所述待测芯片，和/或，沿列方向第j个测试组中的第一个所述待测芯片与第j+1个测试组中的第一个所述待测芯片间隔m个所述待测芯片；其中，i，j均大于等于1，m,n均大于等于0；
18.分组单元，用于根据所述间距确定至少一个子测试组；其中不同所述子测试组的测试信号相同。
19.可选的，所述测试模块包括：
20.信号单元，用于当所述测试组内的待测芯片的数量为多个时，根据所述测试组中的待测芯片的个数生成测试信号；其中，不同的所述待测芯片对应的测试信号之间的相位差相等。
21.可选的，所述测试模块为ate自动测试设备；所述ate自动测试设备包括测试管脚；所述测试管脚分别连接所述待测芯片；所述ate自动测试设备用于将所述测试信号发送至所述待测芯片进行测试。
22.本发明实施例提供的技术方案，通过待测芯片在晶圆图中的位置，将待测芯片划分为至少一个测试组，其中，测试组中的测试芯片具有相邻的关系。根据测试组中的测试芯片的个数，设定相应组数的测试信号。每组测试信号之间相位差大于零，也就是说，每组测试信号之间的相位不同，相当于每组测试信号之间存在延时。因此相邻的待测芯片输入的测试信号的相位是不同的，在数字信号跳变沿处，相邻待测芯片的相位存在差异，从而可以降低相邻待测芯片测试信号之间产生的干扰，降低测试信号跳变边沿的畸变，提高测试效果。
附图说明
23.图1为本发明实施例提供的一种多芯片并行测试的方法的流程示意图。
24.图2为本发明实施例提供的一种晶圆芯片分布的示意图。
25.图3为本发明实施例提供的又一种多芯片并行测试的方法的流程示意图。
26.图4为本发明实施例提供的又一种晶圆芯片分布的示意图。
27.图5为本发明实施例提供的又一种晶圆芯片分布的示意图。
28.图6为本发明实施例提供的一种测试信号的示意图。
29.图7为本发明实施例提供的一种多芯片并行测试装置的结构示意图。
具体实施方式
30.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
31.在晶圆测试中，待测试芯片之间的信号干扰会影响整个测试良率，比如同时测试四个芯片，需要对每个芯片分别输入数百个测试信号，由于待测芯片的空间有限，因此这些信号会产生相互干扰，从而引起测试信号的电平边沿的畸变，影响测试效果。
32.有鉴于此，图1为本发明实施例提供的一种多芯片并行测试的方法的流程示意图，本实施例可适用于在芯片的量产测试过程中晶圆中芯片测试情况，该方法可以由多芯片并行测试装置来执行，该装置可采用硬件和/或软件的方式来实现。该方法具体包括如下步骤：
33.s110、根据晶圆图中多个待测芯片的位置确定至少一个待测芯片的测试组。
34.具体的，晶圆图是以芯片为单位的，通过不同颜色、形状或代码标示各个芯片的位置。通过晶圆图分析可以获得芯片的分布位置，以及芯片测试使用的数字管脚。根据待测芯片在晶圆图的位置进行规划分组，其中，待测芯片在晶圆图的位置是指测试组中的待测芯片在空间上具有相邻关系。示例性的，图2为本发明实施例提供的一种晶圆芯片分布的示意图，参见图2，在晶圆上存在4个芯片，以1*4阵列的方式进行分布，根据芯片的分布位置可以将四个芯片作为一个测试组，其中测试组中的芯片具有相邻关系。
35.s120、根据测试信号对测试组中的待测芯片进行测试；其中，不同的待测芯片对应的测试信号的相位差大于零。
36.具体的，测试信号是测试芯片功能的数字信号。根据测试组中的测试芯片的个数，设定相应不同的测试信号。示例性的，继续参见图2，测试组中包括四个测试芯片，根据测试芯片的个数，则包括四组不同的测试信号，分别为第一组测试信号a、第二组测试信号b、第三组测试信号c和第四组测试信号d。测试时每个测试芯片对应输入一组测试信号。其中，每组测试信号中包含的信号电平的个数可以根据实际待测芯片的需求进行设定。每组测试信号之间存在相位差，也就是说，每组测试信号之间的相位不同，相当于每组测试信号之间存在延时。示例性的，将第一组测试信号a作为基准信号，则第二组测试信号b与第一组测试信号a具有第一相位差，第三组测试信号c与第三组测试信号b具有第二相位差，第四组测试信号d与第三组测试信号c具有第三相位差，因此测试组中相邻待测芯片的测试信号相位是不同的，在测试信号中表现是在电平跳变处存在错位，从而可以降低相邻待测芯片测试信号之间产生的干扰，降低测试信号跳变边沿的畸变，提高测试效果。
37.本发明实施例提供的技术方案，通过待测芯片在晶圆图中的位置，将待测芯片划分为至少一个测试组，其中，测试组中的芯片具有相邻的关系。根据测试组中的测试芯片的个数，设定相应组数的测试信号。每组测试信号之间相位差大于零，也就是说，每组测试信号之间的相位不同，相当于每组测试信号之间存在延时。因此相邻的待测芯片输入的测试信号的相位是不同的，在数字信号跳变沿处，相邻待测芯片的相位存在差异，从而可以降低相邻待测芯片测试信号之间产生的干扰，降低测试信号跳变边沿的畸变，提高测试效果。
38.图3为本发明实施例提供的又一种多芯片并行测试的方法的流程示意图，参见图3，该方法步骤包括：
39.s210、根据晶圆图中待测芯片的位置划分不同测试组之间的间距。其中，间距为沿行方向第i个测试组中的第一个待测芯片与第i+1个测试组中的第一个待测芯片间隔n个待测芯片，和/或，沿列方向第j个测试组中的第一个待测芯片与第j+1个测试组中的第一个待测芯片间隔m个待测芯片。其中，i，j均大于等于1，m,n均大于等于0。
40.具体的，间距以待测芯片的个数进行表示，其中，间距是两个相邻的子测试组中，第一个子测试组的第一个待测芯片和第二个子测试组的第一个待测芯片之间在行和/或列上间隔的待测芯片个数。其中每一组的第一个待测芯片是指位于子测试组同一侧边缘，并
且在子测试组边界的两边相交处的待测芯片。
41.s220、根据间距确定至少一个子测试组；其中不同子测试组的测试信号相同。
42.示例性的，继续参见图2，在晶圆上存在4个芯片，以1*4阵列的方式进行分布，在行方向，若间隔为1，则表示第1个子测试组中的第一个待测芯片1与第2个子测试组中的第一个待测芯片(第三个待测芯片3)间隔的1个第二个待测芯片2。若间隔为3，则表示第1个子测试组中的第一个待测芯片1与第2个子测试组中的第一个待测芯片间隔3个待测芯片，此时第一个待测芯片1、第二个待测芯片2、第三个待测芯片3和第四个待测芯片4作为一个子测试组。相似的，图4为本发明实施例提供的又一种晶圆芯片分布的示意图，参见图4，在晶圆上存在4个芯片，以4*1阵列的方式进行分布，在列方向，若间隔为1，则表示第1个子测试组中的第一个待测芯片1与第2个子测试组中的第一个待测芯片(第三个待测芯片3)间隔1个第二个待测芯片2。若间隔为3，则表示第1个子测试组中的第一个待测芯片1与第2个子测试组中的第一个待测芯片间隔3个待测芯片，第一个待测芯片1、第二个待测芯片2、第三个待测芯片3和第四个待测芯片4作为一个子测试组。
43.继续参见图2，当根据芯片位置将相邻的第一个待测芯片1和第二个待测芯片2确定为第一个子测试组，将相邻的第三个待测芯片3和第四个待测芯片4确定为第二个子测试组。则根据第一个子测试组的待测芯片个数包括对应的两组不同的测试信号，将第一组测试信号a作为基准信号，则第二组测试信号b与第一组测试信号具有第一相位差，因此测试组中相邻待测芯片的测试信号相位是不同的,即第一个待测芯片1和第二个待测芯片2的测试信号相位是不同的，因此在测试信号中的电平跳变处存在错位。第一个子测试组中的待测试芯片和第二个子测试组中的待测芯片存在首尾相邻的情况，即第二个待测芯片2和第三个待测芯片3相邻，则第二个子测试组与第一子测试组可以以相同的输入顺序输入测试信号，同样可以满足相邻待测芯片的测试信号存在相位差。示例性的，根据测试需要还可以单独将第二个待测芯片和第三个间隔待测芯片组成为一个子测试组。从而可以减少生成的测试信号的组数，提高测试效率。
44.s230、根据测试信号对测试组中的待测芯片进行测试；其中，不同的待测芯片对应的测试信号的相位差大于零。
45.示例性的，图5为本发明实施例提供的又一种晶圆芯片分布的示意图，参见图5，若在行方向和列方向，间隔均为3，则4*4阵列芯片组成一个子测试组，此时该子测试组的测试信号根据待测芯片的个数包括16组测试信号，其中测试信号分别以a至p表示，将测试信号分别按顺序输入至待测信号。每组测试信号之间的相位不同，根据位置关系每一相邻待测芯片的测试信号均存在相位差，从而避免信号间相互干扰。
46.基于上述实施例，可选的，当测试组内的待测芯片的数量为多个时，根据测试组中的待测芯片的个数生成测试信号；其中，不同的待测芯片对应的测试信号之间的相位差相等。
47.具体的，继续参见图2，测试组中包括四个测试芯片，根据测试芯片的个数，则包括四组不同的测试信号，分别为第一组测试信号a、第二组测试信号b、第三组测试信号c和第四组测试信号d。测试时每个测试芯片对应输入一组测试信号。其中，每组测试信号中包含的信号个数可以根据实际待测芯片的需求进行设定。每组测试信号之间存在相位差，也就是说，每组测试信号之间的相位不同，相当于每组测试信号之间存在延时。示例性的，将第
一组测试信号a作为基准信号，则第二组测试信号b与第一组测试信号a具有第一相位差，第三组测试信号c与第二组测试信号b具有第二相位差，第四组测试信号d与第三组测试信号c具有第三相位差，其中，第一相位差、第二相位差和第三相位差相等。示例性的，图6为本发明实施例提供的一种测试信号的示意图，结合图2参见图6，相位差为设置为90
°
，则第一组测试信号a作为基准信号，则第二组测试信号b基于基准信号相位偏移90
°
，第三组测试信号c基于基准信号相位偏移180
°
，第四组测试信号d基于基准信号相位偏移270
°
。根据待测芯片的位置关系，依次将第一组测试信号a输入至第一待测芯片1，第二组测试信号b输入至第二待测芯片2，第三组测试信号c输入至第三待测芯片3，第四组测试信号d输入至第四待测芯片4，从而可以降低相邻待测芯片测试信号之间产生的干扰，降低测试信号跳变边沿的畸变，提高测试效果。通过将相位差设置为相等条件，更有利于产生规则信号，降低测试信号生成难度。
48.基于上述实施例，可选的,相位差大于0，小于等于具体的，通过将相位差设置在0到可以减小总的延时时间，提高测试速度。
49.可选的,待测芯片对应至少两个待测信号时，同一个待测芯片上的测试信号的相位相等。具体的，待测芯片包括多个测试引脚，在测试不同引脚功能时，使用同一组测试信号测试待测芯片，也就是相位相同的测试信号。从而保证待测芯片测试的准确性。
50.图7为本发明实施例提供的一种多芯片并行测试装置的结构示意图，参见图7，包括：
51.分组模块710，用于根据晶圆图中多个待测芯片的位置确定至少一个待测芯片的测试组。
52.测试模块720，用于根据测试信号对测试组中的待测芯片进行测试；其中，不同的待测芯片对应的测试信号的相位差大于零。
53.具体的，分组模块710通过晶圆图分析可以获得芯片的分布位置，以及芯片测试使用的数字管脚。根据待测芯片在晶圆图的位置进行规划分组，其中，测试组中的待测芯片在空间上具有相邻关系。测试模块720，根据测试组中的测试芯片的个数，设定相应的测试信号进行测试。其中，不同的待测芯片对应的测试信号的相位差大于零。
54.本发明实施例提供的技术方案，分组模块通过待测芯片在晶圆图中的位置，将待测芯片划分为至少一个测试组，其中，测试组中的芯片具有相邻的关系。测试模块根据测试组中的测试芯片的个数，设定相应组数的测试信号。每组测试信号之间相位差大于零，也就是说，每组测试信号之间的相位不同，相当于每组测试信号之间存在延时。因此相邻的待测芯片输入的测试信号的相位是不同的，在数字信号跳变沿处，相邻待测芯片的相位存在差异，从而可以降低相邻待测芯片测试信号之间产生的干扰，降低测试信号跳变边沿的畸变，提高测试效果。
55.可选的,分组模块包括：划分单元，用于根据晶圆图中待测芯片的位置划分不同测试组之间的间距。其中，间距为沿行方向第i个测试组中的第一个待测芯片与第i+1个测试组中的第一个待测芯片间隔n个待测芯片，和/或，沿列方向第j个测试组中的第一个待测芯片与第j+1个测试组中的第一个待测芯片间隔m个待测芯片。其中，i，j均大于等于1，m,n均
大于等于0。
56.分组单元，用于根据间距确定至少一个子测试组；其中不同子测试组的测试信号相同。
57.可选的,测试模块包括：信号单元，用于当测试组内的待测芯片的数量为多个时，根据测试组中的待测芯片的个数生成测试信号；其中，不同的待测芯片对应的测试信号之间的相位差相等。
58.可选的,测试模块为ate自动测试设备。ate自动测试设备包括测试管脚。测试管脚分别连接待测芯片。ate自动测试设备用于将测试信号发送至待测芯片进行测试。
59.本发明实施例提供的多芯片并行测试装置与本发明任意实施例提供的多芯片并行测试的方法属于相同的发明构思，具有相应的有益效果，未在本实施例详尽的技术细节详见本发明任意实施例提供的多芯片并行测试的方法。
60.最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制。尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

技术特征：
1.一种多芯片并行测试的方法，其特征在于，包括：根据晶圆图中多个待测芯片的位置确定至少一个所述待测芯片的测试组；根据测试信号对所述测试组中的待测芯片进行测试；其中，不同的所述待测芯片对应的所述测试信号的相位差大于零。2.根据权利要求1所述的多芯片并行测试的方法，其特征在于，根据晶圆图中多个待测芯片的位置确定至少一个所述待测芯片的测试组，包括：根据晶圆图中所述待测芯片的位置划分不同所述测试组之间的间距；其中，所述间距为沿行方向第i个测试组中的第一个所述待测芯片与第i+1个测试组中的第一个所述待测芯片间隔n个所述待测芯片，和/或，沿列方向第j个测试组中的第一个所述待测芯片与第j+1个测试组中的第一个所述待测芯片间隔m个所述待测芯片；其中，i，j均大于等于1，m,n均大于等于0；根据所述间距确定至少一个子测试组；其中不同所述子测试组的测试信号相同。3.根据权利要求1所述的多芯片并行测试的方法，其特征在于，当所述测试组内的待测芯片的数量为多个时，根据所述测试组中的待测芯片的个数生成测试信号；其中，不同的所述待测芯片对应的测试信号之间的相位差相等。4.根据权利要求1所述的多芯片并行测试的方法，其特征在于，所述相位差大于0，小于等于5.根据权利要求1所述的多芯片并行测试的方法，其特征在于，所述待测芯片对应至少两个所述待测信号时，同一个所述待测芯片上的所述测试信号的相位相等。6.一种多芯片并行测试装置，其特征在于，包括：分组模块，用于根据晶圆图中多个待测芯片的位置确定至少一个所述待测芯片的测试组；测试模块，用于根据测试信号对所述测试组中的待测芯片进行测试；其中，不同的所述待测芯片对应的所述测试信号的相位差大于零。7.根据权利要求6所述的多芯片并行测试装置，其特征在于,所述分组模块包括：划分单元，用于根据晶圆图中所述待测芯片的位置划分不同所述测试组之间的间距；其中，所述间距为沿行方向第i个测试组中的第一个所述待测芯片与第i+1个测试组中的第一个所述待测芯片间隔n个所述待测芯片，和/或，沿列方向第j个测试组中的第一个所述待测芯片与第j+1个测试组中的第一个所述待测芯片间隔m个所述待测芯片；其中，i，j均大于等于1，m,n均大于等于0；分组单元，用于根据所述间距确定至少一个子测试组；其中不同所述子测试组的测试信号相同。8.根据权利要求6所述的多芯片并行测试装置，其特征在于,所述测试模块包括：信号单元，用于当所述测试组内的待测芯片的数量为多个时，根据所述测试组中的待测芯片的个数生成测试信号；其中，不同的所述待测芯片对应的测试信号之间的相位差相等。9.根据权利要求8所述的多芯片并行测试装置，其特征在于,所述测试模块为ate自动测试设备；所述ate自动测试设备包括测试管脚；所述测试管脚分别连接所述待测芯片；所
述ate自动测试设备用于将所述测试信号发送至所述待测芯片进行测试。

技术总结
本发明公开了一种多芯片并行测试的方法及装置。其中，方法包括：根据晶圆图中多个待测芯片的位置确定至少一个所述待测芯片的测试组；根据测试信号对所述测试组中的待测芯片进行测试；其中，不同的所述待测芯片对应的所述测试信号的相位差大于零。本发明提供一种多芯片并行测试方法及装置，降低了相邻待测芯片测试信号之间产生的干扰，降低了测试信号跳变边沿的畸变，提高了测试效果。提高了测试效果。提高了测试效果。


技术研发人员：苏佳宁 张先燃 朱骁昱
受保护的技术使用者：江苏捷策创电子科技有限公司
技术研发日：2021.11.29
技术公布日：2022/3/8