高速IO接口输入电路的制作方法

高速i/o接口输入电路
技术领域
1.本发明涉及i/o接口电路，特别是涉及一种高速i/o接口输入电路。


背景技术：

2.输入输出电路是集成电路芯片的重要环节，尤其是涉及高速信号的输入输出电路，在现今的芯片产品中的使用日益普遍。工艺生产厂通常只提供标准的cmos i/o接口输入输出电路，信号速率不超过100mhz，一个芯片产品如果需要高速输入输出电路时，设计者必须定制设计。
3.一个芯片产品如果需要高速i/o接口输入电路时，设计者必须针对某种电气规范来定制设计。基于历史原因，接口信号电气规范如cml(current mode logic：电流模式逻辑)、lvds(low voltage differential signaling：低压差分信号)、lvecl(low voltage emitter coupled logic：低压发射极耦合逻辑)等在不同电子系统中被采用，由于不同电气规范接口信号的共模电平和摆幅不同，设计者在某款芯片上设计的高速输入电路很难在不同电气规范的新产品中再次使用。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高速i/o接口输入电路，用于解决现有高速i/o接口输入电路无法兼容不同电气规范的问题。
5.为实现上述目的及其他相关目的，本发明提供一种高速i/o接口输入电路，所述高速i/o接口输入电路包括：接口模块、高圧域模块、低压域模块及输出驱动模块，
6.所述接口模块包括2个差分信号输入接口及2个共模电平输入接口，2个共模电平输入接口通过2个输入电阻与2个差分信号输入接口对应连接，用于对4个接口进行配置连接以对差分信号进行处理并产生差分输入信号；
7.所述高圧域模块接收所述差分输入信号，用于将所述差分输入信号在高圧域转换得到高压域电流信号，其中，所述高圧域模块的输入共模电压v
cm
满足v
cm
≥1.0v，输入差模电压v
id
满足v
id
≥100mv；
8.所述低压域模块接收所述高圧域电流信号，用于将所述高圧域电流信号在低压域转换得到低压域电压信号，并将所述低压域电压信号进行差分转单端后输出；
9.所述输出驱动模块接收单端信号，用于将所述单端信号进行驱动增强后输出。
10.可选地，所述接口模块还包括：4个静电防护单元，连接于4个接口处，用于滤除信号干扰。
11.可选地，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口短接并悬空，实现对所述差分信号进行直流耦合设置。
12.可选地，2个差分信号输入接口通过2个电容对应接入交流耦合的差分信号，2个共模电平输入接口短接并接入固定电平，实现对所述差分信号进行交流耦合设置；其中，所述固定电平的电压值大于等于1.0v。
13.可选地，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口接入不同的固定电平，实现对所述差分信号进行回滞电压设置；其中，同相端共模电平输入接口接入的固定电平大于反相端共模电平输入接口接入的固定电平，且二者的差值为设定回滞电压。
14.可选地，所述高压域模块采用全差分放大器实现。
15.可选地，所述高圧域模块采用折叠式共源共栅放大器实现。
16.可选地，所述高圧域模块包括：电流源、第一nmos管、第二nmos管、第一pmos管、第二pmos管、第三pmos管及第四pmos管，
17.所述第一nmos管和所述第二nmos管的栅端接入所述差分输入信号，所述第一nmos管和所述第二nmos管的源端相连并通过所述电流源接地，所述第一nmos管的漏端连接所述第一pmos管的漏端，所述第二nmos管的漏端连接所述第二pmos管的漏端；
18.所述第一pmos管和所述第二pmos管的源端接入高圧域电源电压，所述第一pmos管和所述第二pmos管的栅端接入偏置电压，所述第一pmos管的漏端连接所述第三pmos管的源端，所述第二pmos管的漏端连接所述第四pmos管的源端；
19.所述第三pmos管和所述第四pmos管的栅端接入所述偏置电压，所述第三pmos管和所述第四pmos管的漏端作为所述高圧域模块的输出端；
20.其中，所述第一nmos管和所述第二nmos管的阈值电压小于0.5v，所述电流源的过驱动电压小于0.2v。
21.可选地，所述低压域模块采用电流镜将所述高圧域电流信号在低压域转换得到所述低压域电压信号。
22.可选地，所述低压域模块包括：第三nmos管、第四nmos管、第五nmos管、第六nmos管、第五pmos管及第六pmos管，
23.所述第三nmos管和所述第四nmos管的漏端对应接入所述高圧域电流信号，所述第三nmos管和所述第四nmos管的源端接地，所述第三nmos管的栅端连接其漏端及所述第五nmos管的栅端，所述第四nmos管的栅端连接其漏端及所述第六nmos管的栅端；
24.所述第五nmos管和所述第六nmos管的源端接地，所述第五nmos管的漏端连接所述第五pmos管的漏端，并作为所述低压域模块的输出端，所述第六nmos管的漏端连接所述第六pmos管的漏端；
25.所述第五pmos管的源端及所述第六pmos管的源端接入低压域电源电压，所述第五pmos管的栅端连接所述第六pmos管的栅端，所述第六pmos管的栅端连接其漏端。
26.可选地，所述输出驱动模块采用宽长比逐级增大的反相器链实现。
27.可选地，所述输出驱动模块采用3级反相器链实现，其中，3级反相器链的宽长比采用等差方式实现逐级增大。
28.如上所述，本发明的高速i/o接口输入电路，通过接口模块、高圧域模块、低压域模块及输出驱动模块的设计，提出了一种最高可达1.5ghz的高速i/o接口输入电路，能够兼容cml、lvds、lvecl这三种电气规范，提高了采用该高速i/o接口输入电路的芯片产品的适用性。
附图说明
29.图1显示为本发明所述高速i/o接口输入电路的示意图。
30.图2显示为本发明所述高速i/o接口输入电路对4个接口进行直流耦合配置的示意图。
31.图3显示为本发明所述高速i/o接口输入电路对4个接口进行交流耦合配置的示意图。
32.图4显示为本发明所述高速i/o接口输入电路对4个接口进行回滞电压配置的示意图。
33.图5显示为本发明所述高速i/o接口输入电路中高压域模块和低压域模块的示意图。
34.元件标号说明
35.10
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高速i/o接口输入电路
36.100
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接口模块
37.101
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静电防护单元
38.200
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高圧域模块
39.300
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低压域模块
40.400
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输出驱动模块
具体实施方式
41.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
42.请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
43.如图1所示，本实施例提供一种高速i/o接口输入电路，所述高速i/o接口输入电路10包括：接口模块100、高圧域模块200、低压域模块300及输出驱动模块400。
44.所述接口模块100包括2个差分信号输入接口in-p、in-n及2个共模电平输入接口cm-p、cm-n，2个共模电平输入接口cm-p、cm-n通过2个输入电阻r1、r2与2个差分信号输入接口in-p、in-n对应连接，用于对4个接口in-p、in-n、cm-p、cm-n进行配置连接以对差分信号进行处理并产生差分输入信号inp、inn。需要注意的是，本实施例所述“2个共模电平输入接口cm-p、cm-n通过2个输入电阻r1、r2与2个差分信号输入接口in-p、in-n对应连接”是指“共模电平输入接口cm-p通过输入电阻r1与差分信号输入接口in-p连接，共模电平输入接口cm-n通过输入电阻r2与差分信号输入接口in-n连接”。
45.具体的，2个所述输入电阻r1、r2的阻值相同，通常为50ω；可以采用外接电阻，也可以采用芯片内部的pcb金属走线，实际应用中，为了简化接口电路设计，通常采用pcb金属走线实现。
46.具体的，在一种实施方式中，将2个差分信号输入接口in-p、in-n接入直流耦合的差分信号，2个共模电平输入接口cm-p、cm-n短接并悬空，以此实现对所述差分信号进行直流耦合设置(如图2所示)。
47.在另一种实施方式中，将2个差分信号输入接口in-p、in-n通过2个电容c1、c2对应接入交流耦合的差分信号，2个共模电平输入接口cm-p、cm-n短接并接入固定电平v
cm
，以此实现对所述差分信号进行交流耦合设置；其中，所述固定电平v
cm
的电压值大于等于1.0v(如图3所示)。需要注意的是，所述固定电平v
cm
的电压值可以根据具体应用对共模电平的需求，在1.0v-v
dd
之间选取(包括端点值)，其中v
dd
为系统电源电压。
48.在又一种实施方式中，将2个差分信号输入接口in-p、in-n接入直流耦合的差分信号，2个共模电平输入接口cm-p、cm-n接入不同的固定电平，以此实现对所述差分信号进行回滞电压设置；其中，同相端共模电平输入接口cm-p接入的固定电平v
cm+
大于反相端共模电平输入接口cm-n接入的固定电平v
cm-，且二者的差值(也即v
cm+-v
cm-)为设定回滞电压(如图4所示)。需要注意的是，2个固定电平v
cm+
和v
cm-的电压值可以根据具体应用对直流工作点的需求来设定，而设定回滞电压则为系统设定值。
49.实际应用中，可根据不同的应用需求，对4个接口in-p、in-n、cm-p、cm-n进行如上所述的三种配置连接，以此实现差分信号的直流耦合设置、交流耦合设置、共模电平设置、回滞电压设置的功能。
50.进一步的，所述接口模块100还包括：4个静电防护单元101，连接于4个接口in-p、in-n、cm-p、cm-n处，用于滤除信号干扰。实际应用中，所述静电防护单元101可以采用现有任一种能够实现静电防护功能的电路，本实施例对其具体电路组成不做限制。
51.所述高圧域模块200接收所述差分输入信号inp、inn，用于将所述差分输入信号inp、inn在高圧域转换得到高压域电流信号，其中，所述高圧域模块200的输入共模电压v
cm
满足v
cm
≥1.0v，输入差模电压v
id
满足v
id
≥100mv。实际应用中，如果不太考虑电路的设计裕度，可使所述输入差模电压v
id
满足v
id
≥150mv；而对于具体应用系统，所述输入共模电压v
cm
应满足1.0v≤v
cm
≤v
dd
。
52.具体的，所述高压域模块200采用全差分放大器实现，以此实现对1ghz左右的高速差分信号的转换；进一步的，所述高圧域模块200采用折叠式共源共栅放大器实现，通过提高电路的频响特性，实现对最高1.5ghz的高速差分信号的转换。
53.作为示例，所述高圧域模块200包括：电流源i1、第一nmos管nm1、第二nmos管nm2、第一pmos管pm1、第二pmos管pm2、第三pmos管pm3及第四pmos管pm4；所述第一nmos管nm1和所述第二nmos管nm2的栅端接入所述差分输入信号inp、inn，所述第一nmos管nm1和所述第二nmos管nm2的源端相连并通过所述电流源i1接地，所述第一nmos管nm1的漏端连接所述第一pmos管pm1的漏端，所述第二nmos管nm2的漏端连接所述第二pmos管pm2的漏端；所述第一pmos管pm1和所述第二pmos管pm2的源端接入高圧域电源电压vddh，所述第一pmos管pm1和所述第二pmos管pm2的栅端接入偏置电压vbias，所述第一pmos管pm1的漏端连接所述第三pmos管pm3的源端，所述第二pmos管pm2的漏端连接所述第四pmos管pm4的源端；所述第三pmos管pm3和所述第四pmos管pm4的栅端接入所述偏置电压vbias，所述第三pmos管pm3和所述第四pmos管pm4的漏端作为所述高圧域模块200的输出端；其中，所述第一nmos管nm1和所述第二nmos管nm2的阈值电压小于0.5v，所述电流源i1的过驱动电压小于0.2v(如图5所
示)。可选地，为了优化电路性能，所述第一nmos管nm1和所述第二nmos管nm2的阈值电压小于0.25v，所述电流源i1的过驱动电压小于0.15v。
54.本实施例中，所述电流源i1采用芯片内部的带隙基准实现，所述第一nmos管nm1、所述第二nmos管nm2、所述第一pmos管pm1、所述第二pmos管pm2、所述第三pmos管pm3及所述第四pmos管pm4均采用高压器件实现。通过采用低阈值电压的nmos管和低过驱动电压的电流源来设计电路的输入共模电压v
cm
和输入差模电压v
id
，使输入共模电压v
cm
满足v
cm
≥1.0v，输入差模电压v
id
满足v
id
≥100mv，以此实现对不同电气规范的高速差分信号的转换处理，也即实现cml、lvds、lvecl三种电气规范的高速差分信号的兼容。实际应用中，可通过尺寸设计，使所述第一nmos管nm1和所述第二nmos管nm2具有满足要求的低阈值电压，使所述电流源i1具有满足要求的过驱动电压。
55.所述低压域模块300接收所述高圧域电流信号，用于将所述高圧域电流信号在低压域转换得到低压域电压信号，并将所述低压域电压信号进行差分转单端后输出。
56.具体的，所述低压域模块300采用电流镜将所述高圧域电流信号在低压域转换得到所述低压域电压信号。本实施例通过在高圧域和低压域之间采用电流传输信号，消除了因电平转换所导致的信号占空比变化的问题，提高了信号精度。
57.作为示例，所述低压域模块300包括：第三nmos管nm3、第四nmos管nm4、第五nmos管nm5、第六nmos管nm6、第五pmos管pm5及第六pmos管pm6；所述第三nmos管nm3和所述第四nmos管nm4的漏端对应接入所述高圧域电流信号，所述第三nmos管nm3和所述第四nmos管nm4的源端接地，所述第三nmos管nm3的栅端连接其漏端及所述第五nmos管nm5的栅端，所述第四nmos管nm4的栅端连接其漏端及所述第六nmos管nm6的栅端；所述第五nmos管nm5和所述第六nmos管nm6的源端接地，所述第五nmos管nm5的漏端连接所述第五pmos管pm5的漏端，并作为所述低压域模块300的输出端，所述第六nmos管nm6的漏端连接所述第六pmos管pm6的漏端；所述第五pmos管pm5的源端及所述第六pmos管pm6的源端接入低压域电源电压vddl，所述第五pmos管pm5的栅端连接所述第六pmos管pm6的栅端，所述第六pmos管pm6的栅端连接其漏端(如图5所示)。
58.本实施例中，所述第三nmos管nm3、所述第四nmos管nm4、所述第五nmos管nm5、所述第六nmos管nm6、所述第五pmos管pm5及所述第六pmos管pm6均采用低压器件实现。所述第三nmos管nm3和所述第五nmos管nm5构成电流镜，用以将所述高圧域模块200产生的一高圧域电流信号镜像至所述第五nmos管nm5的漏端并产生对应的低压域电压信号；所述第四nmos管nm4和所述第六nmos管nm6构成电流镜，用以将所述高圧域模块200产生的另一高圧域电流信号镜像至所述第六nmos管nm6的漏端并产生对应的低压域电压信号；所述第五pmos管pm5和所述第六pmos管pm6进行差分转单端后输出。实际应用中，所述高圧域电源电压vddh可以为3.3v，所述低圧域电源电压vddl可以为1.2v，当然，具体数值也可以根据实际需求来设定。
59.所述输出驱动模块400接收单端信号，用于将所述单端信号进行驱动增强后输出至芯片的核心电路以进行后续处理。
60.具体的，所述输出驱动模块400采用宽长比逐级增大的反相器链实现，其中，反相器链的级数大于等于2。进一步的，所述输出驱动模块400采用3级反相器链实现，其中，3级反相器链的宽长比采用等差方式实现逐级增大。实际应用中，相邻两级反相器之间的宽长
比之差可根据具体应用中输出信号的摆幅来确定，本实施例对其具体数值不做限制。
61.综上所述，本发明的一种高速i/o接口输入电路，通过接口模块、高圧域模块、低压域模块及输出驱动模块的设计，提出了一种最高可达1.5ghz的高速i/o接口输入电路，能够兼容cml、lvds、lvecl这三种电气规范，提高了采用该高速i/o接口输入电路的芯片产品的适用性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
62.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

技术特征：
1.一种高速i/o接口输入电路，其特征在于，所述高速i/o接口输入电路包括：接口模块、高圧域模块、低压域模块及输出驱动模块，所述接口模块包括2个差分信号输入接口及2个共模电平输入接口，2个共模电平输入接口通过2个输入电阻与2个差分信号输入接口对应连接，用于对4个接口进行配置连接以对差分信号进行处理并产生差分输入信号；所述高圧域模块接收所述差分输入信号，用于将所述差分输入信号在高圧域转换得到高压域电流信号，其中，所述高圧域模块的输入共模电压v
cm
满足v
cm
≥1.0v，输入差模电压v
id
满足v
id
≥100mv；所述低压域模块接收所述高圧域电流信号，用于将所述高圧域电流信号在低压域转换得到低压域电压信号，并将所述低压域电压信号进行差分转单端后输出；所述输出驱动模块接收单端信号，用于将所述单端信号进行驱动增强后输出。2.根据权利要求1所述的高速i/o接口输入电路，其特征在于，所述接口模块还包括：4个静电防护单元，连接于4个接口处，用于滤除信号干扰。3.根据权利要求1或2所述的高速i/o接口输入电路，其特征在于，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口短接并悬空，实现对所述差分信号进行直流耦合设置。4.根据权利要求1或2所述的高速i/o接口输入电路，其特征在于，2个差分信号输入接口通过2个电容对应接入交流耦合的差分信号，2个共模电平输入接口短接并接入固定电平，实现对所述差分信号进行交流耦合设置；其中，所述固定电平的电压值大于等于1.0v。5.根据权利要求1或2所述的高速i/o接口输入电路，其特征在于，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口接入不同的固定电平，实现对所述差分信号进行回滞电压设置；其中，同相端共模电平输入接口接入的固定电平大于反相端共模电平输入接口接入的固定电平，且二者的差值为设定回滞电压。6.根据权利要求1或2所述的高速i/o接口输入电路，其特征在于，所述高压域模块采用全差分放大器实现。7.根据权利要求6所述的高速i/o接口输入电路，其特征在于，所述高圧域模块采用折叠式共源共栅放大器实现。8.根据权利要求7所述的高速i/o接口输入电路，其特征在于，所述高圧域模块包括：电流源、第一nmos管、第二nmos管、第一pmos管、第二pmos管、第三pmos管及第四pmos管，所述第一nmos管和所述第二nmos管的栅端接入所述差分输入信号，所述第一nmos管和所述第二nmos管的源端相连并通过所述电流源接地，所述第一nmos管的漏端连接所述第一pmos管的漏端，所述第二nmos管的漏端连接所述第二pmos管的漏端；所述第一pmos管和所述第二pmos管的源端接入高圧域电源电压，所述第一pmos管和所述第二pmos管的栅端接入偏置电压，所述第一pmos管的漏端连接所述第三pmos管的源端，所述第二pmos管的漏端连接所述第四pmos管的源端；所述第三pmos管和所述第四pmos管的栅端接入所述偏置电压，所述第三pmos管和所述第四pmos管的漏端作为所述高圧域模块的输出端；其中，所述第一nmos管和所述第二nmos管的阈值电压小于0.5v，所述电流源的过驱动电压小于0.2v。
9.根据权利要求1或2所述的高速i/o接口输入电路，其特征在于，所述低压域模块采用电流镜将所述高圧域电流信号在低压域转换得到所述低压域电压信号。10.根据权利要求9所述的高速i/o接口输入电路，其特征在于，所述低压域模块包括：第三nmos管、第四nmos管、第五nmos管、第六nmos管、第五pmos管及第六pmos管，所述第三nmos管和所述第四nmos管的漏端对应接入所述高圧域电流信号，所述第三nmos管和所述第四nmos管的源端接地，所述第三nmos管的栅端连接其漏端及所述第五nmos管的栅端，所述第四nmos管的栅端连接其漏端及所述第六nmos管的栅端；所述第五nmos管和所述第六nmos管的源端接地，所述第五nmos管的漏端连接所述第五pmos管的漏端，并作为所述低压域模块的输出端，所述第六nmos管的漏端连接所述第六pmos管的漏端；所述第五pmos管的源端及所述第六pmos管的源端接入低压域电源电压，所述第五pmos管的栅端连接所述第六pmos管的栅端，所述第六pmos管的栅端连接其漏端。11.根据权利要求1或2所述的高速i/o接口输入电路，其特征在于，所述输出驱动模块采用宽长比逐级增大的反相器链实现。12.根据权利要求11所述的高速i/o接口输入电路，其特征在于，所述输出驱动模块采用3级反相器链实现，其中，3级反相器链的宽长比采用等差方式实现逐级增大。

技术总结
本发明提供一种高速I/O接口输入电路，包括：接口模块，2个共模电平输入接口通过2个输入电阻与2个差分信号输入接口对应连接，用于对4个接口进行配置连接以对差分信号进行处理并产生差分输入信号；高圧域模块，用于将差分输入信号在高圧域转换得到高压域电流信号，其中高圧域模块的输入共模电压V


技术研发人员：余斌 杨灿美
受保护的技术使用者：芯思原微电子有限公司
技术研发日：2021.11.29
技术公布日：2022/3/8