用于串行EEPROM的新的存储器架构的制作方法

用于串行eeprom的新的存储器架构
1.相关申请的交叉引用
2.本技术要求于2020年9月7日提交的法国专利申请第2009060号的权益，该申请通过引用结合于此。
技术领域
3.本发明涉及电可擦除可编程只读存储器(eeprom)类型的非易失性存储器。


背景技术：

4.eeprom(也称为e2prom或e2prom)是一种只读存储器，可以多次擦除和重新编程(从100,000到1,000,000次)，并且读取次数不限。eeprom通常由多个存储器单元构成。
5.图1示意性地示出了诸如在现有技术中描述的存储器单元。
6.更具体地，单元cell'表示源自法国专利第fr3071355号的eeprom的这种存储器单元的结构的示例。该存储器单元包括状态晶体管te、隔离晶体管ti以及与源极线sl和位线bl(也被称为术语“二进制线”或“位线”)的连接。
7.状态晶体管te包括源极tes、漏极ted、控制栅极cg和浮置栅极fg。状态晶体管te使得能够以非易失性方式在其浮置栅极fg中存储表示逻辑数据的电荷。电荷的注入和提取经由位于状态晶体管te的源极te侧的注入窗口injt发生，从而实现福勒-诺德海姆(fowler-nordheim)效应。
8.隔离晶体管ti包括源极tis、漏极tid和控制栅极cgi。隔离晶体管ti使得通过导通端子将状态晶体管te耦合到源极线sl，从而隔离或不隔离状态晶体管te成为可能。
9.通常，以已知的方式，eeprom型存储器能够存储属于包括行和列的存储器平面的存储器字。存储器字通常包括位于同一行上的八个存储器单元cell'。然后，行(也称为“页”)包括以第一方向x的意义组织的一系列存储器字，列col包括以垂直于第一方向x的第二方向y的意义组织的一系列存储器字。行和列的交点形成存储器字(也称为“字节”)。
10.在这种类型的存储器单元的使用范围内，写入通常包括擦除步骤和随后的编程步骤。在写入期间施加至状态晶体管te的电压(+/-15v)是高的。这导致芯片的衬底上的高能耗和体积，特别是为了放置电荷泵，使得有可能获得这样的电压。


技术实现要素：

11.实施例通过提供eeprom和用于写入该存储器的方法克服了上述缺点，使得可以限制写入所需的电压。
12.实施例提出了一种电可擦除可编程只读存储器类型的存储器，存储器形成在半导体衬底中和半导体衬底上，并且包括多个存储器单元，多个存储器单元组织在以矩阵方式排列在存储器单元的行和列中的存储器平面中，每个存储器单元包括状态晶体管和隔离晶体管，状态晶体管包括源极区、漏极区、位于漏极(ted)侧的注入窗口(injt)、控制栅极和浮置栅极，隔离晶体管具有源极区、漏极区和栅极(cgi)，隔离晶体管的漏极区和状态晶体管
的源极区是公共的。存储器的特征在于，其还包括隔离屏障，隔离屏障包括掩埋层，以及从掩埋层延伸到衬底的表面并垂直于掩埋层的至少一个壁，隔离屏障形成内部衬底，内部衬底包围存储器单元中的至少一个并将其与衬底的其余部分隔离。
13.存储器可以以以下方式实现。
14.在一个实施例中，状态晶体管的控制栅极连接到存储器的控制栅极线。隔离晶体管的源极区连接到存储器的源极线。隔离晶体管的栅极连接到存储器的字线。状态晶体管的漏极区连接到位线。
15.在一个实施例中，隔离屏障被配置为将存储器平面的所有存储器单元一起隔离。
16.在一个实施例中，存储器包括用于擦除存储器字的设备，该设备被配置为使位线浮置，将第一正电压施加至与要擦除的存储器字的存储器单元相关联的控制栅极线，将与要擦除的存储器字不相关联的存储器单元的控制栅极线接地，将字线接地，将源极线接地，并且将内部衬底接地。
17.在一个实施例中，第一电压和地之间的差通过将电子电荷注入状态晶体管的浮置栅极而实现福勒-诺德海姆效应。
18.在一个实施例中，隔离屏障被配置为将属于存储器平面的列的所有存储器单元一起隔离。
19.在一个实施例中，存储器包括用于擦除存储器字的设备，该设备被配置为使位线浮置，将第二正电压施加至与要擦除的存储器字的存储器单元相关联的控制栅极线，将与要擦除的存储器字不相关联的存储器单元的控制栅极线接地，将字线接地，将第一负电压施加至源极线，并且将第一负电压施加至内部衬底。
20.在一个实施例中，第二正电压和第一负电压之间的电压差通过将电子电荷注入状态晶体管的浮置栅极来实现福勒-诺德海姆效应。
21.在一个实施例中，存储器包括编程设备，编程设备被配置为将正电压施加至要编程的存储器字的要编程的存储器单元的位线，将正电压施加至不要编程的存储器单元的位线，施加至不要编程的存储器单元的位线的正电压小于施加至要编程的存储器单元的位线的正电压，将负电压施加至与要编程的存储器字相关联的存储器单元的控制栅极线，将正电压施加至与要编程的存储器字位于同一列上的存储器单元的控制栅极线，将与要编程的存储器字不相关联的存储器单元的控制栅极线接地，将字线接地，将正电压施加至源极线，并将内部衬底接地。
22.在一个实施例中，施加至要编程的存储器字的要编程的存储器单元的位线上的正电压约为9.5v，施加至不要编程的存储器单元的位线上的正电压约为3.3v，施加至与要编程的存储器字相关联的存储器单元的控制栅极线上的负电压约为-3.3v，施加至与要编程的存储器字位于同一列上的存储器单元的控制栅极线上的正电压约为6v，并且施加至源极线上的正电压约为3.3v。
23.在一个实施例中，存储器包括读取设备，读取设备被配置为将正电压施加至要读取的存储器字的存储器单元的位线，将正电压施加至要读取的存储器字的存储器单元的控制栅极线，将与要读取的存储器字不相关联的存储器单元的控制栅极线接地，将正电压施加至与要读取的存储器字相关联的行的存储器单元的字线，将不位于与要读取的存储器字相关联的该行的存储器单元的字线接地，将源极线接地，并且将内部衬底接地。
24.在一个实施例中，施加至要读取的存储器字的存储器单元的位线的正电压是1v，并且施加至要读取的存储器字的存储器单元的控制栅极线的正电压是0.5v，并且施加至与要读取的存储器字相关联的该行的存储器单元的字线的正电压是vdd。
25.本发明的另一方面提出了一种用于写入存储器的存储器字的至少一个存储器单元的方法，该方法包括通过向与要写入的存储器字的存储器单元相关联的控制栅极线施加正电压的步骤、将与要写入的存储器字不相关联的存储器单元的控制栅极线连接到地的步骤、将字线连接到地的步骤、向源极线施加负电压的步骤以及向内部衬底施加第二负电压的步骤，来擦除存储器字的阶段。该方法还包括通过向要写入的存储器字的要写入的存储器单元的位线施加正电压的步骤，向不要写入的存储器单元的位线施加正电压的步骤，向与要写入的存储器字相关联的存储器单元的控制栅极线施加负电压的步骤，将正电压施加至与要写入的存储器字位于同一列上的存储器单元的控制栅极线的步骤、将与要写入的存储器字不相关联的存储器单元的控制栅极线连接到地的步骤、将字线连接到地的步骤、将正电压施加至源极线的步骤以及将内部衬底连接到地的步骤，来编程存储器字的阶段。
26.该方法可以以以下方式实现。
27.在一个实施例中，施加至与要写入的存储器字的存储器单元相关联的控制栅极线的正电压为11v，施加至源极线的负电压为-3.3v，施加至内部衬底的负电压为-3.3v，施加至要写入的存储器字的要写入的存储器单元的位线的正电压为9.5v，施加至不要写入的存储器单元的位线的正电压为3.3v，施加至与要写入的存储器字相关联的存储器单元的控制栅极线的负电压是-3.3v，施加至与要写入的存储器字位于同一列上的存储器单元的控制栅极线的正电压是6v，并且施加至源极线上的正电压是3.3v。
附图说明
28.本发明的其他特征、目的和优点将从下面的描述中变得清楚，下面的描述纯粹是说明性的和非限制性的，并且应该结合附图来阅读，其中：
29.图1示意性地示出了现有技术的存储器单元；
30.图2示意性地示出了根据实施例的存储器单元；
31.图3示出了根据图2的存储器单元的截面图；
32.图4示意性地示出了根据另一实施例的存储器；
33.图5是根据实施例的用于写入存储器字的过程的框图；
34.图6示意性地示出了根据另一实施例的存储器；以及
35.图7示意性地示出了根据又一实施例的存储器。
具体实施方式
36.除非另有说明，当提到连接在一起的两个元件时，这意味着没有导体以外的中间元件直接连接，而当提到连接或耦合在一起的两个元件时，这意味着这两个元件可以通过一个或多个其他元件连接、链接或耦合。
37.图2示意性地示出了根据实施例的存储器单元。
38.存储器单元cell包括状态晶体管te、隔离晶体管ti以及与源极线sl和位线bl的连接。
39.晶体管te包括源极tes、漏极ted、控制栅极cg和浮置栅极fg。该状态晶体管te使得能够以非易失性方式在其浮置栅极中存储表示逻辑数据的电荷。隔离晶体管ti包括源极tis、漏极tid和控制栅极cgi。隔离晶体管ti使得通过导通端子将状态晶体管te耦合到源极线sl成为可能。
40.与图1所示的单元cell'不同，电荷的注入和提取通过位于状态晶体管te的漏极ted侧的注入窗口(injt)发生。
41.图3示出了根据图2的存储器单元的截面图。
42.存储器单元cell包括串联的隔离晶体管ti和状态晶体管te，形成在具有第一导电类型(例如p型)的半导体衬底sub中和半导体衬底sub上。
43.状态晶体管te包括注入在衬底sub表面上的源极区tes和漏极区ted，源极区tes和漏极区ted具有与第一导电类型相反的第二导电类型的半导体化。如果第一导电类型是p型，第二导电类型将是n型，反之亦然。状态晶体管te包括超越浮置栅极fg的控制栅cg。
44.隔离晶体管ti包括源极区tis、漏极区tid和控制栅极cgi。这些源极区tis和漏极区tid也被注入到衬底sub的表面上，半导体化并且具有与状态晶体管te的源极区tes和漏极区ted相同类型的导电性。控制栅极cgi可位于将其与衬底分开的介电层oxhv(200埃)上。
45.隔离晶体管ti在其源极区tis上耦合到源极线sl，并且状态晶体管te在其漏极区ted上耦合到位线bl(未示出)。状态晶体管的源极tes和隔离晶体管的漏极tid由两个晶体管ti、te共用的注入区形成。
46.在状态晶体管te中，控制栅极cg和浮置栅极fg通过控制栅极介电层ono相互电隔离。层ono(140埃)包括例如氮化硅和氧化硅层的交替。浮置栅极fg可位于将其与衬底分开的介电层oxtn(76埃)上。
47.存储器单元cell通过形成半导体隔离屏障(isolation barrier，隔离势垒)bi的下列元件的组合而形成在与衬底的其余部分完全隔离的衬底区域中，半导体隔离屏障bi包括：
48.掩埋层cent，和
49.壁par，从掩埋层延伸到衬底的表面，垂直于掩埋层并跟随掩埋层cent的周长。
50.这些元件的尺寸(厚度、宽度等)取决于所使用的技术。
51.这些元素可以在n掺杂衬底中产生，并且能够隔离(通常被称为“niso区域”)。
52.掩埋层cent和壁par的结合使得有可能将单元周围的衬底(称为内部衬底subint)与衬底sub的其余部分完全隔离。这使得可以将内部衬底subint的电位置于不同于衬底sub的电位的电压下。
53.这种隔离可以通过几种不同的方式实现：
[0054]-通过将存储器的所有存储器单元(如图4所示，wd1到wd8)隔离在一起；
[0055]-通过将几个列的单元(如图6所示，wd1到wd4，w5到w8)隔离在一起；或者
[0056]-通过单独隔离并将每个列的单元(如图7所示，wd1和wd2、wd3和wd4、wd5和wd6、wd7和wd8)隔离在一起。
[0057]
这些解决方案各有优缺点。
[0058]
通过列的隔离使得在写入期间(通过将电压唯一地施加至要写入的存储器字)降低eeprom的消耗成为可能，从而损害了存储器平面pm的表面积。
[0059]
图4示意性地示出了根据第一实施例的存储器mem1。
[0060]
为了简化说明，存储器mem1包括仅分布在两行rwi(i是从0到i的索引，这里是rw0、rw1)和四列colj(j是从0到j的索引，这里是col0、col1、col2、col3)中的存储器单元，用于总共64个存储器单元，形成8个字wd1到wd8。然后，每行rwi包括分布在四个存储器字中的32个存储器单元，每个存储器字因此包括八个存储器单元。因此，图4中表示的存储器包括八个存储器字(wd1到wd8)。
[0061]
在图4的实施例中，存储器平面pm具有：
[0062]-32条位线blk(k是从0到k的索引，这里bl0～bl31)，分别连接到所有状态晶体管te的漏极区ted，
[0063]-8条控制栅极线cglij(cgl00，cgl01、cgl02、cgl03、cgl10、cgl11、cgl12、cgl13)，通过专用于每个存储器字wd1至wd8的控制栅极开关连接到八个存储器字之一的状态晶体管te的控制栅极cg，图4中未示出，
[0064]-两条字线wli(wl0和wl1)，每条线连接到每行rwi(rw0、rw1)的隔离晶体管ti的栅极cgi，以及
[0065]-源极线sl，连接到所有隔离晶体管ti的源极区tis。
[0066]
图4所示的存储器进一步包括控制设备dcom，该控制设备dcom包括存储器的擦除设备deff、编程设备dprog和读取设备dlec。
[0067]
擦除设备deff旨在通过向控制栅极线cglij、位线blk、字线wli和源极线sl施加电压来实现用于擦除存储器单元cell的方法。
[0068]
参考图4中表示的存储器字wd1到wd8，如果存储器字wd1要擦除，而存储器字wd2到wd8要保留(即，不擦除)，擦除设备deff被配置为：
[0069]-使所有位线blk(bl0至bl31)浮置，
[0070]-向与存储器字相关联的控制栅极线clgij施加高正电压，例如10.5v，以擦除(此处为cgl00)，
[0071]-将与存储器字相关联的控制栅极线cglij(cgl01、cgl02、cgl03、cgl10、cgl11、cgl12、cgl13)接地(gnd)以保留(wd2至wd8)，
[0072]-将所有字线wli(wl0、wl1)接地(gnd)，
[0073]-向源极线sl施加负电压，例如-3.3v，并且
[0074]-将内部衬底subint置于负电压，例如-3.3v。
[0075]
高正电压和负电压之间的差使得通过福勒-诺德海姆效应注入电子电荷到浮置栅极中。然后，这些电压可以根据存储器的结构和用于制造的技术而变化。
[0076]
下表1总结了所施加的用于擦除存储器字wd1和保留存储器字wd2到wd8的电压。
[0077]
[表1]
[0078]
行选择列选择motblcglwlslsubint是是wd1浮置10.5vgnd-3.3v-3.3v是否wd3、wd5、wd7浮置gndgnd-3.3v-3.3v否是wd2浮置gndgnd-3.3v-3.3v否否wd4、wd6、wd8浮置gndgnd-3.3v-3.3v
[0079]
表1：存储器平面的擦除电压(图4)
[0080]
参考图4中表示的存储器字wd1到wd8，如果希望对至少一个存储器字wd1的至少某些存储器单元进行编程，编程设备dprog被配置为，在编程期间：
[0081]-施加高正电压，例如9.5v，至耦合到要编程的单元的位线blk(例如，bl1，bl3，bl5，bl7)，
[0082]-施加低正电压，例如3.3v，至耦合到不编程的单元的其他位线blk(例如，bl0，bl2，bl4，bl6和bl8至bl31)，
[0083]-施加负电压，例如-3.3v，至与要编程的存储器字(wd1)相关联的控制栅极线(cgl00)，
[0084]-施加正电压，例如6v，至与要编程的存储器字(wd1)位于同一列(col0)的存储器字(wd2)相关联的控制栅极线(cgl10)，
[0085]-将与其它存储器字(wd3至wd8)相关联的控制栅极线(cgl01、cgl02、cgl03、cgl11、cgl12、cgl13)接地(gnd)，
[0086]-将所有字线(wl0、wl1)接地(gnd)，
[0087]-将正电压(例如3.3v)施加至源极线(sl)，并且
[0088]-将内部衬底subint接地(gnd)。
[0089]
下表2总结了在不影响存储器字wd2到wd8的情况下，对存储器字wd1进行编程所施加的电压。
[0090]
[表2]
[0091]
行选择列选择motblcglwlslsubint是是wd19.5v/3.3v-3.3vgnd3.3vgnd是否wd3、wd5、wd73.3vgndgnd3.3vgnd否是wd29.5v/3.3v6vgnd3.3vgnd否否wd4、wd6、wd83.3vgndgnd3.3vgnd
[0092]
表2：存储器平面的编程电压(图4)
[0093]
作为提醒，对于要编程的存储器字(wd1)，要编程的存储器单元的位线blk置于9.5v，而不要编程的存储器单元的位线bl置于3.3v。给定列的位线blk对于该列的所有字是公共的，这些电压也被施加至同一列(col0)的一个字(wd2)的不要编程的存储器单元。然而，施加至不要编程的字的控制栅极线(cgl10)的电压防止这些存储器单元的任何重写。
[0094]
参考图4中表示的存储器字wd1到wd8，为了读取至少某些存储器单元(例如字的单个单元、多个单元或所有单元)，读取设备dlec被配置为在读取期间：
[0095]-将例如1v的弱正电压施加至属于包含要读取的存储器单元的列colj的位线blk，
[0096]-使属于包含不要读取的存储器单元的列的位线blk浮置，
[0097]-将例如0.5v的正电压施加至与要读取的存储器字相关联的控制栅极线cglij。在替代方案中，可以将与要读取的存储器字相关联的控制栅极线cglij接地。施加正电压(0.5v)可以加速读取，而将控制栅极线cglij连接到地使得可以限制消耗。
[0098]-将与不要读取的存储器字相关联的控制栅极线(cgl01、cgl02、cgl03、cgl10、cgl11、cgl12、cgl13)接地，
[0099]-将正电压例如vdd(其值取决于技术)施加至要读取的存储器字的行的字线wli(wl0)，
[0100]-将不包含要读取的存储器字的行的字线wli(wl1)接地，
[0101]-将源极线sl接地，并且
[0102]-将内部衬底subint接地。
[0103]
下表3指出了在不影响存储器字wd2到wd8的情况下读取存储器字wd1所施加的电压。
[0104]
[表3]
[0105]
行选择列选择motblcglwlslsubint是是wd1预充电电压0.5伏vddgndgnd是否wd3、wd5、wd7浮置gndvddgndgnd否是wd2预充电电压gndgndgndgnd否否wd4、wd6、wd8浮置gndgndgndgnd
[0106]
表3：存储器平面的读取电压(图4)
[0107]
预充电电压pre(1v)使得能够在读取之前将要读取的存储器字的位线blk极化到0.5v的电压。在读取阶段期间，大约100na的电流注入到每个位线blk中。
[0108]
图5表示包括用于写入存储器字的过程的步骤的框图。
[0109]
更具体地，字wd1首先在第一阶段中被擦除(如关于表1所述)，然后被编程(如关于表2所述)。这个存储器字存储在一个存储器中，如图4所示。
[0110]
包括步骤501至513的方法500由能够控制擦除设备deff和编程设备dpro的数据处理单元实现。
[0111]
方法500包括：
[0112]
擦除存储器字的阶段p1，通过以下步骤由擦除设备deff执行：
[0113]-步骤501，将例如10.5v的正电压施加到与要擦除的存储器字相关联的控制栅极线cgl00并使位线blk浮置，
[0114]-步骤502，将与不要擦除的存储器字相关联的控制栅极线cgl01、cgl02、cgl03、cgl10、cgl11、cgl12、cgl13接地，
[0115]-步骤503，将字线wl0和wl1接地，
[0116]-步骤504，将负电压例如-3.3v施加至源极线sl，以及
[0117]-步骤505，将内部衬底连接到负电压，例如-3.3v。
[0118]
由编程设备dprog执行的通过以下步骤对存储器字进行编程的阶段p2：
[0119]-步骤506，施加正电压，例如3.3v，至不要编程的单元的位线bl，
[0120]-步骤507，施加正电压，例如9.5v，至要编程的单元的位线blk，
[0121]-步骤508，施加负电压，例如-3.3v，至与要编程的存储器字相关联的控制栅极线cgl00，
[0122]-步骤509，施加正电压，例如6v，至与位于与要编程的存储器字相同列上的存储器字相关联的控制栅极线cgl10，
[0123]-步骤510，将与其它存储器字相关联的控制栅极线cgl01、cgl02、cgl03、cgl11、cgl12、cgl13接地，
[0124]-步骤511，将与存储器字相关联的字线wl0和wl1接地，
[0125]-步骤512，将例如3.3v的正电压施加至源极线sl，以及
[0126]-步骤513，将内部衬底subint接地。
[0127]
图6示意性地示出了根据第二实施例的存储器mem2。
[0128]
存储器mem2的组织基本上与图4中描述的相同，除了隔离屏障不是围绕所有单元，而是围绕几列存储器字。这里，屏障bi01围绕列col0、col1，屏障bi23围绕列col2、col3。此外，实现了特定于每组列(col0和col1以及col2和col3)的源极线sl01、sl23。
[0129]
由擦除设备deff实现的擦除过程的步骤基本上与图4中描述的步骤相同，但是施加的电压不同。
[0130]
关于图6中表示的存储器字wd1到wd8，下表4指出了擦除存储器字wd1和保留存储器字wd2到wd8所施加的电压。
[0131]
[表4]
[0132]
行选择列选择存储器字blcglwlslsubint是是wd1浮置10.5vgnd-3.3v-3.3v是否wd3浮置gndgnd-3.3v-3.3v是否wd5、wd7浮置gndgndgndgnd否是wd2浮置gndgnd-3.3v-3.3v否否wd4浮置gndgnd-3.3v-3.3v否否wd6、wd8浮置gndgndgndgnd
[0133]
表4：存储器平面的擦除电压(图6)
[0134]
类似地，由编程设备dprog实现的编程过程的步骤与图4中描述的步骤基本相同，但施加的电压不同。
[0135]
与表1相比，可以观察到，根据该字是否位于要编程的字(wd1)的相同隔离屏障中，施加至字(wd3、wd5、wd7和wd4、wd6、wd8)的电压不同。
[0136]
也就是说，在这里，屏障bi01中的用于字wd3和wd4的电压以及用于屏障bi23中的字wd5、wd6、wd7、wd8的电压不同，而对于结合表1说明的实施例，没有不同。
[0137]
关于图6所示的存储器字wd1至wd8，下表5指出了在不影响存储器字wd2至wd8的情况下，对存储器字wd1进行编程所施加的电压。
[0138]
[表5]
[0139]
行选择列选择motblcglwlslsubint是是wd19.5v/3.3v-3.3vgnd3.3vgnd是否wd33.3vgndgnd3.3vgnd是否wd5、wd7gndgndgndgndgnd否是wd29.5v/3.3v6vgnd3.3vgnd否否wd43.3vgndgnd3.3vgnd否否wd6、wd8gndgndgndgndgnd
[0140]
表5：存储器平面的编程电压(图6)
[0141]
与表2相比，可以观察到，根据该字是否位于与要编程的字(wd1)的相同隔离屏障中，施加至字(wd4、wd6、wd8)的电压不同。也就是说，在这里，屏障bi01中的字wd4的电压和屏障bi23中的字wd6、wd8的电压不同，而对于结合表2说明的实施例，没有不同。
[0142]
最后，由读取设备dlec实现的读取过程的步骤基本上与图4中实现的步骤相同。
[0143]
图7示意性地示出了根据第三实施例的存储器。
[0144]
存储器mem2的组织基本上与图4中描述的相同，除了隔离屏障不是围绕所有单元，而是围绕每一列存储器字。这里，屏障bi0、bi1、bi2、bi3分别围绕列col0、col1、col2、col3。此外，实现特定于每列(col0、col1、col2、col3)的源极线sl0、sl1、sl2、sl3。
[0145]
由擦除设备deff实现的擦除过程的步骤基本上与图4中描述的步骤相同，但是施加的电压不同。
[0146]
关于图7中表示的存储器字wd1到wd8，下表6指出了擦除存储器字wd1和保留存储器字wd2到wd8所施加的电压。
[0147]
[表6]
[0148]
行选择列选择motblcglwlslsubint是是wd1浮置10.5vgnd-3.3v-3.3v是否wd3、wd5、wd7浮置gndgndgndgnd否是wd2浮置gndgnd-3.3v-3.3v否否wd4、wd6、wd8浮置gndgndgndgnd
[0149]
表6：存储器平面的擦除电压(图6)
[0150]
与表1相比，可以观察到针对字(wd3、wd5、wd7和wd4、wd6、wd8)所施加的电压不同。特别地，源极线sl和内部衬底subint接地(gnd)，而不是-3.3v。每一列被隔离，就不再需要将其置于相同的电压。
[0151]
类似地，由编程设备dprog实现的编程过程的步骤与图4中描述的步骤基本相同，但施加的电压不同。
[0152]
关于图7所示的存储器字wd1至wd8，下表7指出了在不影响存储器字wd2至wd8的情况下，对存储器字wd1进行编程所施加的电压。
[0153]
[表7]
[0154][0155]
表7：存储器平面的编程电压(图6)
[0156]
与表2相比，可以观察到字(wd3、wd5、wd7和wd4、wd6、wd8)所施加的电压不同。特别地，位线blk和源极线sl接地(gnd)，而不是在3.3v。每一列被隔离，就不再需要将其置于相同的电压。
[0157]
由读取设备dlec实现的读取过程与图4中实现的读取过程基本相同。
[0158]
通过列隔离使得在写入期间(通过唯一地向要写入的存储器字施加电压)降低eeprom的消耗成为可能，从而损害存储器平面pm的表面积。
[0159]
概括地说，存储器的实施例具有以下优点：
[0160]-允许使用较低的正电压(绝对值)，即在擦除步骤期间为10.5v，在编程步骤期间为9.5v。
[0161]-使得在写入期间减少eeprom的消耗成为可能。
[0162]-使得电荷泵必须产生的电压减少30％成为可能。
[0163]-可以降低对外围电路的高压设备的要求。
[0164]
本发明的写入电压的说明
[0165]
提供-3.3v+/-5％和+3.3v+/-5％的两个电荷泵是使用所谓的go2(65埃的“栅极氧化物2”)晶体管开发的。
[0166]
在擦除设备deff中，模拟电路能够将施加至与要擦除的存储器字相关联的控制栅极线cglij的正电压，从10.5v调整到11.5v。
[0167]
在擦除步骤中，控制栅极cg和状态晶体管te的源极tes之间的电位差(也称为“vpp擦除”)使得通过福勒-诺德海姆效应将电子电荷注入浮置栅极成为可能。
[0168]
vpp擦除＝v
cg(byte sel.)
–vtes
[0169]
[表8]
[0170]
调节码000001010011100vcg(byte sel.)10.50v10.75v11.00v11.25v11.50vvpp擦除13.80v14.05v14.30v14.55v14.80v
[0171]
表8：擦除值
[0172]
在编程设备dprog中，模拟电路能够将施加至与要编程的存储器字相关联的位线blk的正电压，从9.5v调整到10.5v。
[0173]
在编程步骤中，漏极ted经由位线和状态晶体管te的控制栅极cg之间的电位差(也称为“vpp prog”)使得可以通过福勒-诺德海姆效应提取潜在存储在浮置栅极中的电子电荷。
[0174]
vpp prog＝v
bl(sel)
–vcg(byte sel.)
[0175]
[表9]
[0176]
调节码000001010011100vbl(sel.)9.509.75v10.00v10.25v10.50vvpp prog12.80v13.05v13.30v13.55v13.80v
[0177]
表9：编程值
[0178]
为了不干扰位于要编程的存储器字的同一列上的其他存储器字，有必要遵守以下条件：
[0179]
vcg(byte unsel.同一列中)＝vbl(sel)
–
3.5v。

技术特征：
1.一种电可擦除可编程只读存储器类型的存储器，被布置在半导体衬底中和半导体衬底上，所述存储器包括：多个存储器单元，所述多个存储器单元被组织在以矩阵方式排列成行和列的存储器平面中，每个存储器单元包括：状态晶体管，所述状态晶体管包括源极区、漏极区、注入窗口、控制栅极和浮置栅极，所述注入窗口位于所述漏极的一侧；和隔离晶体管，具有源极区、漏极区和栅极；以及隔离屏障，包括：掩埋层；以及至少一个壁，从所述掩埋层延伸到所述衬底的表面，其中所述至少一个壁垂直于所述掩埋层，以及其中所述隔离屏障形成内部衬底，所述内部衬底围绕所述存储器单元中的至少一个存储器单元，并且将所述至少一个存储器单元与所述衬底的其余部分隔离。2.根据权利要求1所述的存储器，其中所述状态晶体管的所述控制栅极被连接到所述存储器的控制栅极线，其中所述隔离晶体管的所述源极区被连接到所述存储器的源极线，其中所述隔离晶体管的所述栅极被连接到所述存储器的字线，以及其中所述状态晶体管的所述漏极区被连接到位线。3.根据权利要求2所述的存储器，其中所述隔离屏障被配置为将所述存储器平面的所有存储器单元隔离在一起。4.根据权利要求3所述的存储器，还包括：电路装置，用于擦除存储器字，所述电路装置被配置为：使所述位线浮置，将第一正电压施加至与要被擦除的存储器字的所述存储器单元相关联的所述控制栅极线，将与要被擦除的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地，将所述字线接地，将所述源极线接地，以及将所述内部衬底接地。5.根据权利要求4所述的存储器，其中所述第一正电压和地之间的差通过将电子的电荷注入所述状态晶体管的所述浮置栅极而实现福勒-诺德海姆效应。6.根据权利要求2所述的存储器，其中所述隔离屏障被配置为将属于所述存储器平面的列的所有所述存储器单元隔离在一起。7.根据权利要求6所述的存储器，还包括：电路装置，用于擦除存储器字，所述电路装置被配置为：使所述位线浮置，将第二正电压施加至与要被擦除的存储器字的所述存储器单元相关联的所述控制栅极线，将与要被擦除的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地，
将所述字线接地，将第一负电压施加至所述源极线，以及将所述第一负电压施加至所述内部衬底。8.根据权利要求7所述的存储器，其中所述第二正电压和所述第一负电压之间的电压差通过将电子的电荷注入所述状态晶体管的所述浮置栅极而实现福勒-诺德海姆效应。9.根据权利要求2所述的存储器，还包括：电路装置，用于编程存储器字，所述电路装置被配置为：将正电压施加至要被编程的所述存储器字的所述存储器单元的所述位线，将正电压施加至不要被编程的所述存储器单元的所述位线，施加至不要被编程的所述存储器单元的所述位线的所述正电压小于施加至要被编程的所述存储器单元的所述位线的所述正电压，将负电压施加至与要被编程的所述存储器字相关联的所述存储器单元的所述控制栅极线，将正电压施加至与要被编程的所述存储器字位于同一列上的所述存储器单元的所述控制栅极线，将与要被编程的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地，将所述字线接地，将正电压施加至所述源极线，以及将所述内部衬底接地。10.根据权利要求9所述的存储器，其中施加至要被编程的所述存储器字的所述存储器单元的所述位线的所述正电压约为9.5v，其中施加至不要被编程的所述存储器单元的所述位线的所述正电压约为3.3v，其中施加至与要被编程的所述存储器字相关联的所述存储器单元的所述控制栅极线的所述负电压约为-3.3v，其中施加至与要被编程的所述存储器字的所述存储器单元位于同一列的所述存储器单元的所述控制栅极线的所述正电压约为6v，以及其中施加至所述源极线的所述正电压约为3.3v。11.根据权利要求2所述的存储器，还包括：电路装置，用于读取存储器字，所述电路装置被配置为：将正电压施加至要被读取的所述存储器字的所述存储器单元的所述位线；将正电压施加至要被读取的所述存储器字的所述存储器单元的所述控制栅极线；将与要读取的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地；将正电压施加至与要被读取的所述存储器字相关联的所述行的所述存储器单元的所述字线；将不位于与要被读取的所述存储器字相关联的所述行上的所述存储器单元的所述字线接地，将所述源极线接地，以及将所述内部衬底接地。
12.根据权利要求11所述的存储器，其中施加至要被读取的所述存储器字的所述存储器单元的所述位线的所述正电压约为1v，其中施加至要被读取的所述存储器字的所述存储器单元的所述控制栅极线的所述正电压约为0.5v，以及其中施加至与要被读取的所述存储器字相关联的所述行的所述存储器单元的所述字线的所述正电压为vdd。13.一种用于电可擦除可编程只读存储器类型的存储器的方法，所述电可擦除可编程只读存储器类型的存储器被布置在半导体衬底中和半导体衬底上，其中所述存储器包括：多个存储器单元，所述多个存储器单元被组织在以矩阵方式排列成行和列的存储器平面中，每个存储器单元包括：状态晶体管和隔离晶体管，所述状态晶体管包括源极区、漏极区、注入窗口、控制栅极和浮置栅极，所述注入窗口位于所述漏极的一侧，所述隔离晶体管具有源极区、漏极区和栅极；以及隔离屏障，所述隔离屏障包括掩埋层和至少一个壁，所述至少一个壁从所述掩埋层延伸到所述衬底的表面，其中所述至少一个壁垂直于所述掩埋层，其中所述隔离屏障形成内部衬底，所述内部衬底围绕所述存储器单元中的至少一个存储器单元，并且将所述至少一个存储器单元与所述衬底的其余部分隔离，其中所述状态晶体管的所述控制栅极被连接到所述存储器的控制栅极线，其中所述隔离晶体管的所述源极区被连接到所述存储器的源极线，其中所述隔离晶体管的所述栅极被连接到所述存储器的字线，并且其中所述状态晶体管的所述漏极区被连接到位线，所述方法包括：在第一阶段中，通过以下步骤擦除所述存储器字：将正电压施加至与要被编程的所述存储器字的所述存储器单元相关联的所述控制栅极线，将与要被编程的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地，将所述字线接地，将负电压施加至所述源极线，以及将负电压施加至所述内部衬底；以及在所述第一阶段之后的第二阶段中，通过以下步骤编程所述存储器字：将正电压施加至要被编程的所述存储器单元的所述位线，将正电压施加至不要被编程的所述存储器单元的所述位线，将负电压施加至与要被编程的所述存储器字相关联的所述存储器单元的所述控制栅极线，将正电压施加至与要被编程的所述存储器字位于同一列上的所述存储器单元的所述控制栅极线，将与要写入的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地，将所述字线接地，将正电压施加至所述源极线，以及将所述内部衬底接地。14.根据权利要求13所述的方法：其中施加至与要被编程的所述存储器字的所述存储器单元相关联的所述控制栅极线
的所述正电压约为11v，其中施加至所述源极线的所述负电压约为-3.3v，其中施加至所述内部衬底的所述负电压约为-3.3v，其中施加至要被编程的所述存储器单元的所述位线的所述正电压约为9.5v，其中施加至不要被编程的所述存储器单元的所述位线的所述正电压约为3.3v，其中施加至与要被编程的所述存储器字相关联的所述存储器单元的所述控制栅极线的所述负电压约为-3.3v，以及其中施加至与要被编程的所述存储器字位于同一列上的所述存储器单元的所述控制栅极线的所述正电压约为6v，以及其中施加至所述源极线的所述正电压约为3.3v。15.一种用于电可擦除可编程只读存储器类型的存储器的方法，所述电可擦除可编程只读存储器类型的存储器被布置在半导体衬底中和半导体衬底上，其中所述存储器包括：多个存储器单元，所述多个存储器单元被组织在以矩阵方式排列成行和列的存储器平面中，每个存储器单元包括：状态晶体管和隔离晶体管，所述状态晶体管包括源极区、漏极区、注入窗口、控制栅极和浮置栅极，所述注入窗口位于所述漏极的一侧，所述隔离晶体管具有源极区、漏极区和栅极；以及隔离屏障，所述隔离屏障包括掩埋层和至少一个壁，所述至少一个壁从所述掩埋层延伸到所述衬底的表面，其中所述至少一个壁垂直于所述掩埋层，其中所述隔离屏障形成内部衬底，所述内部衬底围绕所述存储器单元中的至少一个存储器单元并且将所述至少一个存储器单元与所述衬底的其余部分隔离，其中所述状态晶体管的所述控制栅极被连接到所述存储器的控制栅极线，其中所述隔离晶体管的所述源极区被连接到所述存储器的源极线，其中所述隔离晶体管的所述栅极被连接到所述存储器的字线，并且其中所述状态晶体管的所述漏极区被连接到位线，所述方法包括：通过以下步骤擦除存储器字：使所述位线浮置；将第一正电压施加至与要被擦除的所述存储器字的所述存储器单元相关联的所述控制栅极线；将与要被擦除的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地；将所述字线接地；将所述源极线接地；以及当所述隔离屏障将所述存储器平面的所有存储器单元隔离在一起时，将所述内部衬底接地；或者通过以下步骤擦除所述存储器字：使所述位线浮置；将第二正电压施加至与要被擦除的所述存储器字的所述存储器单元相关联的所述控制栅极线；将与要被擦除的所述存储器字不相关联的所述存储器单元的所述控制栅极线接地；将所述字线接地；将第一负电压施加至所述源极线；以及当所述隔离屏障将属于所述存储器平面的列的所有存储器单元隔离在一起时，将所述
第一负电压施加至所述内部衬底。

技术总结
本公开的实施例涉及用于串行EEPROM的新的存储器架构。在一个实施例中，一种电可擦除可编程可读存储器包括：多个存储器单元，所述多个存储器单元组织在以矩阵方式排列成行和列的存储器平面中，其中，每个存储器单元包括具有源极区、漏极区、位于漏极侧的注入窗口、控制栅极和浮置栅极的状态晶体管和具有源极区、漏极区和栅极的隔离晶体管；以及隔离屏障，包括掩埋层和从掩埋层延伸到衬底的表面的至少一个壁，其中，至少一个壁垂直于掩埋层，并且其中，隔离屏障形成围绕存储器单元中的至少一个并将其与衬底的其余部分隔离的内部衬底。并将其与衬底的其余部分隔离的内部衬底。并将其与衬底的其余部分隔离的内部衬底。


技术研发人员：L
受保护的技术使用者：意法半导体(鲁塞)公司
技术研发日：2021.09.06
技术公布日：2022/3/8