半导体封装件的制作方法

半导体封装件
1.相关申请的交叉引用
2.本技术要求于2020年9月8日在韩国知识产权局提交的韩国专利申请no.10-2020-0114963的权益，该申请的公开内容为了所有目的以引用方式全部并入本文中。
技术领域
3.本发明构思的示例实施例涉及一种半导体封装件。


背景技术：

4.随着电子工业的发展，电子部件的高功能化、高速度和小型化的需求正在增加。根据该趋势，越来越多地使用将几个半导体芯片堆叠和安装在单个半导体衬底上或者将封装件堆叠在封装件上的半导体封装方法。然而，由于要堆叠的半导体芯片的连接焊盘变得更精细，因此会降低堆叠有半导体芯片的半导体封装件的可靠性。


技术实现要素：

5.示例实施例提供了一种具有改善的可靠性的半导体封装件。
6.根据示例实施例，一种半导体封装件包括：第一结构，其包括第一绝缘层、第一电极焊盘和第一虚设焊盘，在第一绝缘层的表面上，第一虚设焊盘围绕第一电极焊盘，第一电极焊盘和第一虚设焊盘穿透第一绝缘层，第一电极焊盘具有20μm或更小的节距，在第一绝缘层的表面上，第一虚设焊盘与第一绝缘层的每单位面积的表面积之比朝向第一结构的侧表面逐渐减小；以及第二结构，其包括第二绝缘层、第二电极焊盘和第二虚设焊盘，第二绝缘层键合到第一绝缘层，第二虚设焊盘在第二绝缘层的键合到第一绝缘层的所述表面的表面上围绕第二电极焊盘，第二电极焊盘和第二虚设焊盘穿透第二绝缘层，使得第二电极焊盘分别键合到第一电极焊盘，第二虚设焊盘分别键合到第一虚设焊盘，并且在第二绝缘层的表面上，第二虚设焊盘与第二绝缘层的每单位面积的表面积之比朝向第二结构的侧表面逐渐减小。
7.根据示例实施例，一种半导体封装件包括：下结构，其包括位于其第一区域和第二区域中的上绝缘层，第二区域围绕第一区域，第一区域包括穿透上绝缘层的上电极焊盘，第二区域包括穿透上绝缘层的上虚设焊盘，上虚设焊盘与第二区域中的上绝缘层的每单位面积的表面积之比朝向下结构的侧表面减小；以及半导体芯片，其包括下绝缘层、下电极焊盘和下虚设焊盘，下绝缘层与上绝缘层接触，并且耦接到上绝缘层，下电极焊盘和下虚设焊盘穿透下绝缘层，使得下电极焊盘和下虚设焊盘分别与上电极焊盘和上虚设焊盘接触，并且耦接到上电极焊盘和上虚设焊盘。
8.根据示例实施例，一种半导体封装件包括：下结构；以及多个半导体芯片，其位于下结构上，多个半导体芯片包括：第一半导体芯片，其具有正面和背面，上绝缘层、上电极焊盘和上虚设焊盘位于其背面上，在第一半导体芯片的背面上，上虚设焊盘与上绝缘层的每单位面积的表面积之比朝向第一半导体芯片的侧表面逐渐减小；以及第二半导体芯片，其
与第一半导体芯片直接接触，第二半导体芯片具有正面和背面，下绝缘层、下电极焊盘和下虚设焊盘位于其正面上，使得下绝缘层和上绝缘层彼此接触并耦接，下电极焊盘和上电极焊盘彼此接触并耦接，下虚设焊盘和上虚设焊盘彼此接触并耦接，其中，在第二半导体芯片的正面上，下虚设焊盘与下绝缘层的每单位面积的表面积之比朝向第二半导体芯片的侧表面逐渐减小。
附图说明
9.从结合附图的以下详细描述将更加清楚地理解本发明构思的以上和其它方面、特征和优点，在附图中：
10.图1是示出根据本公开的示例实施例的半导体封装件的侧截面图；
11.图2是图1的部分
‘
a’的放大图；
12.图3是是示出设置在图1的上部上的半导体芯片的键合表面的平面图；
13.图4a是图3的部分
‘
b’的放大图；
14.图4b是示出图4a的焊盘密度的图；
15.图5和图6是图4a的修改示例；
16.图7是是示出图3中所示的半导体芯片的修改示例的平面图；
17.图8是图7的部分'c'的放大图；
18.图9是示出根据本公开的示例实施例的半导体封装件的侧截面图；
19.图10是图9的部分'd'的放大图；
20.图11是示出根据本公开的示例实施例的形成半导体封装件的方法的示例实施例的工艺流程图；以及
21.图12至图17是示出根据本公开的示例实施例的形成半导体封装件的方法的示例实施例的截面图。
具体实施方式
22.在下文中，将参照附图详细地描述本公开的各种示例实施例。
23.将参照图1至图3描述根据本公开的示例实施例的半导体封装件。图1是示出根据本公开的示例实施例的半导体封装件的侧截面图，图2是图1的部分
‘
a’的放大图。图3是是示出设置在图1的上部上的半导体芯片的键合表面的平面图。
24.参照图1，半导体封装件1a可以包括下结构100和下结构100上的半导体芯片200。半导体芯片200可以为存储器半导体芯片或逻辑半导体芯片。例如，存储器半导体芯片可以为易失性存储器芯片(诸如动态随机存取存储器(dram)或静态随机存取存储器(sram))或者非易失性存储器芯片(诸如相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(feram)或电阻随机存取存储器(rram))，逻辑半导体芯片可以为微处理器、模拟装置或数字信号处理器。
25.在示例实施例中，下结构100可以为与半导体芯片200不同的下半导体芯片。然而，示例实施例不限于此。例如，下结构100可以为插入器。
26.参照图1和图2，下结构100可以包括上绝缘层190、上电极焊盘195a和上虚设焊盘195d。半导体芯片200可以包括：半导体下绝缘层250，其与上绝缘层190接触，并且耦接到上
绝缘层190；半导体下电极焊盘255a，其与上电极焊盘195a接触，并且耦接到上电极焊盘195a；以及半导体下虚设焊盘255d，其与上虚设焊盘195d接触，并且耦接到上虚设焊盘195d。半导体芯片200可以包括侧表面201s。
27.上电极焊盘195a和半导体下电极焊盘255a可以在彼此接触的同时耦接，并且可以由例如铜等的导电材料形成。
28.上虚设焊盘195d和半导体下虚设焊盘255d可以在彼此接触的同时耦接，并且可以由例如铜等的导电材料形成。具体地，上虚设焊盘195d和半导体下虚设焊盘255d可以由铜、镍、金和银中的任意一种或者它们的合金形成。
29.上绝缘层190和半导体下绝缘层250可以在彼此接触的同时耦接，并且可以由例如氧化硅的绝缘材料形成。然而，上绝缘层190和半导体下绝缘层250不仅由氧化硅形成，而且可以由sicn等形成。
30.半导体封装件1a还可以包括设置在下结构100上并且覆盖半导体芯片200的模层310。
31.半导体封装件1a还可以包括下结构100下方的基体10以及物理地连接基体10和下结构100的连接结构50。基体10可以为印刷电路板、插入器或半导体芯片。连接结构50可以为焊球或凸块。
32.参照图1至图3，上述半导体芯片200可以具有与下结构100接触的正面201f和设置在正面201f的相对侧上的背面201b。半导体芯片200的正面201f可以与下结构100接触并且耦接到下结构100。半导体芯片200的侧表面201s可以从背面201b的边缘在基本垂直于背面201b的方向上延伸。
33.半导体芯片200可以包括半导体主体210、半导体主体210下方的半导体内部电路区域235、半导体内部电路区域235下方的半导体下绝缘层250、半导体下电极焊盘255a和半导体下虚设焊盘255d。
34.半导体主体210可以为半导体衬底，半导体内部电路区域235可以设置在半导体主体210的正面210f上。
35.半导体内部电路区域235可以包括半导体内部电路215以及电连接半导体内部电路215和半导体下电极焊盘255a的半导体内部布线240。半导体内部电路215和半导体内部布线240可以设置在半导体内部绝缘层245中。
36.半导体下电极焊盘255a和半导体下虚设焊盘255d可以各自穿透半导体下绝缘层250，并且与半导体下绝缘层250一起形成共面的正面201f。
37.参照图3，半导体下电极焊盘255a可以布置在作为半导体芯片200的正面201f的中心区域的第一区域a1中。半导体下虚设焊盘255d可以布置在作为第一区域a1的周边区域的第二区域a2中。
38.参照图4a，半导体下电极焊盘255a可以被布置为彼此间隔开具有基本相同的距离的第一节距p1，并且各自可以具有具备基本相同的尺寸的第一尺寸d1。在示例实施例中，第一节距p1可以在20μm或更小的范围内，例如，在10μm至20μm的范围内。节距可以对应于相邻的图案(诸如相邻的导线)之间的距离(诸如相邻图案的中心线之间的距离)。节距可以对应于周期性的距离(例如，相邻图案的中心线之间的重复距离)；然而，示例实施例不限于此，并且节距可以对应于仅两个相邻图案之间的中心到中心的距离。
39.另外，半导体下虚设焊盘255d可以被布置为具有从第一区域a1与第二区域a2之间的边界朝向半导体芯片200的侧表面201s逐渐减小的尺寸d2、d3和d4，并且可以被布置为与半导体下电极焊盘255a间隔开相同的第一节距p1。
40.以这种方式，由于半导体下虚设焊盘255d朝向半导体芯片200的侧表面201s变得越来越小，因此焊盘密度(其为半导体下虚设焊盘255d和半导体下绝缘层250的每单位面积的表面积之比)可以从与第一区域a1的边界朝向半导体芯片200的侧表面201s逐渐减小。例如，半导体下虚设焊盘255d和半导体下绝缘层250的每单位面积的表面积之比可以从第一区域a1朝向半导体芯片200的侧表面201s逐渐减小，如0.1、0.09和0.08。因此，在满足半导体下虚设焊盘255d和半导体下绝缘层250的每单位面积的表面积之比朝向半导体芯片200的侧表面201s逐渐减小的条件的范围内，可以不同地改变半导体下虚设焊盘255d的尺寸和节距。例如，可以在0.06μm至0.1μm的范围内选择半导体下虚设焊盘255d的尺寸，并且可以在0.3μm至0.5μm的范围内选择半导体下虚设焊盘255d的节距。此外，当半导体芯片200的尺寸为1cm
×
1cm时，可以布置大约30,000个半导体下虚设焊盘255d，并且半导体下电极焊盘255a的尺寸为10μm。
41.图4b示出了图4a中所示的部分'b'中的第一区域a1和第二区域a2的焊盘密度。可以看出第一区域a1的焊盘密度具有恒定密度值h，但是第二区域a2的焊盘密度阶梯式地逐渐减小。
42.图5和图6是示出半导体下虚设焊盘的各种修改示例的图。
43.图5示出了第二区域a2中的半导体下虚设焊盘1255d的尺寸d1固定并且节距p2、p3和p4逐渐增大的情况。因此，第二区域a2的焊盘密度可以从第一区域a1与第二区域a2之间的边界朝向半导体芯片1200的侧表面1201s逐渐减小。在第一区域a1中，半导体下电极焊盘1255a之间的节距p1和半导体下电极焊盘1255a与半导体下虚设焊盘1255d之间的距离可以基本相同。
44.图6示出了这样的示例：在第二区域a2中，半导体下虚设焊盘2255d的尺寸d6、d7和d8逐渐减小，并且节距p6、p7和p8也逐渐减小，第二区域a2中的焊盘密度从第一区域a1与第二区域a2之间的边界朝向半导体芯片2200的侧表面2201s逐渐减小。焊盘密度随着半导体下虚设焊盘2255d的节距p6、p7和p8减小而增大，但是由于半导体下虚设焊盘2255d的尺寸d6、d7和d8减小而导致的焊盘密度的减小大于由于节距p6、p7和p8的减小而导致的焊盘密度的增大，结果，焊盘密度逐渐减小。在第一区域a1中，半导体下电极焊盘2255a的尺寸d5大于半导体下虚设焊盘2255d的尺寸d6、d7和d8。半导体下电极焊盘2255a之间的节距p5可以基本相同。半导体下电极焊盘2255a和半导体下虚设焊盘2255d之间的节距p6可以相比于半导体下电极焊盘2255a之间的节距p5而减小。
45.图1中描述的下结构100可以为下结构100a，其包括下主体110、下主体110下方的下保护绝缘层165和下连接焊盘170a、下主体110上的下内部电路区域135以及下内部电路区域135上的上绝缘层190、上电极焊盘195a和上虚设焊盘195d。上电极焊盘195a和上虚设焊盘195d可以分别直接连接到半导体芯片200的半导体下电极焊盘255a和半导体下虚设焊盘255d。因此，上电极焊盘195a和上虚设焊盘195d可以被布置为分别对应于半导体芯片200的半导体下电极焊盘255a和半导体下虚设焊盘255d。由于上电极焊盘195a和上虚设焊盘195d的布置与上述半导体芯片200的半导体下电极焊盘255a和半导体下虚设焊盘255d相
同，因此将省略其详细描述。
46.下主体110可以为诸如硅衬底的半导体衬底。下内部电路区域135可以设置在下主体110的正面110f上，下保护绝缘层165和下连接焊盘170a可以设置在下主体110的背面110b上。
47.下结构100a可以包括贯穿电极结构120，其穿透下主体110，并且电连接下连接焊盘170a和上电极焊盘195a。贯穿电极结构120可以包括由诸如铜的导电材料形成的贯穿电极130和围绕贯穿电极130的侧部的绝缘间隔件125。
48.下内部电路区域135可以包括下内部电路115以及电连接下内部电路115和上电极焊盘195a的下内部布线140。下内部电路115和下内部布线140可以设置在下内部绝缘层145中。
49.因此，下结构100a可以为包括面对半导体芯片200的下内部电路区域135的半导体芯片。
50.图7是是示出图3中所示的半导体芯片的修改示例的平面图，图8是图7的部分'c'的放大图。图7示出了其中布置有半导体下电极焊盘3255a-1和3255a-2的多个第一区域a3和a4设置在一个半导体芯片3200的正面3201f上的情况。即使多个第一区域a3和a4设置在一个半导体芯片3200上，第二区域a5的设置在半导体芯片3200的边缘的第一部分a5a的焊盘密度(即，半导体下虚设焊盘3255d和半导体下绝缘层3250的每单位面积的表面积之比)从第一区域a3和a4之间的边界朝向半导体芯片3200的侧表面3201s逐渐减小的事实也与上述示例实施例相同。然而，第二区域a5的设置在第一区域a3和a4之间的第二部分a5b的焊盘密度可以逐渐减小，然后增大。
51.具体地，如图8中所示，当以相同的节距布置半导体下虚设焊盘3255d-1至3255d-5时，半导体下虚设焊盘3255d-1至3255d-5的尺寸可以在第一区域a3和a4之间逐渐减小，然后增大。
52.接下来，将参照图9和图10描述根据本公开的示例实施例的半导体封装件的修改示例。图9是示出根据本公开的示例实施例的半导体封装件的截面图，图10是图9的部分'd'的放大图。
53.参照图9和图10，半导体封装件1b可以包括基体10、通过基体10上的连接结构50耦接到基体10的下结构100以及下结构100上的多个半导体芯片500。半导体封装件1b还可以包括覆盖多个半导体芯片500的侧表面501s的模层610。
54.在示例实施例中，基体10可以为印刷电路板或半导体芯片。
55.在示例实施例中，下结构100可以与图1中所述的下结构相同。
56.在示例实施例中，多个半导体芯片500可以包括一个或多个下半导体芯片500a、500b和500c以及一个或多个下半导体芯片500a、500b和500c上的上半导体芯片500d。
57.在示例实施例中，在多个下半导体芯片500a、500b和500c的情况下，多个下半导体芯片500a、500b和500c可以具有相同的形状或相同的结构。
58.多个半导体芯片500中的每一个可以包括半导体主体510、半导体主体510下方的半导体内部电路区域535、半导体内部电路区域535下方的半导体下绝缘层550、半导体下电极焊盘555a和半导体下虚设焊盘555d。半导体主体510可以为诸如硅衬底的半导体衬底。半导体内部电路区域535可以包括半导体内部电路515以及电连接半导体内部电路515和半导
体下电极焊盘555a的半导体内部布线540。半导体内部电路515和半导体内部布线540可以设置在半导体内部绝缘层545中。
59.在多个半导体芯片500中，下半导体芯片500a、500b和500c中的每一个还可以包括半导体主体510上的半导体上绝缘层590、半导体上电极焊盘595a和半导体上虚设焊盘595d。在多个半导体芯片500中，下半导体芯片500a、500b和500c中的每一个还可以包括半导体主体510与半导体上绝缘层590之间的半导体保护绝缘层570。
60.由于半导体上电极焊盘595a和半导体上虚设焊盘595d的布置与上述示例实施例相同，因此将省略其详细描述。另外，半导体下电极焊盘555a和半导体下虚设焊盘555d的布置与上述实施例相同，将省略其详细描述。
61.下半导体芯片500a、500b和500c中的每一个还可以包括半导体贯穿电极结构520，其穿透半导体主体510，并且电连接半导体下电极焊盘555a和半导体上电极焊盘595a。贯穿电极结构520可以包括由诸如铜的导电材料形成的贯穿电极530和围绕贯穿电极530的侧部的绝缘间隔件525。
62.在半导体芯片500中，半导体芯片的位于相对下方的半导体上绝缘层590和半导体芯片的位于相对上方的半导体下绝缘层550可以在彼此接触的同时耦接，半导体芯片的位于相对下方的半导体上电极焊盘595a和位于相对上方的半导体下电极焊盘555a可以在彼此接触的同时耦接。因此，可以顺序地堆叠半导体芯片500，使得半导体上绝缘层590和半导体下绝缘层550在彼此接触的同时耦接，并且半导体上电极焊盘595a和半导体下电极焊盘555a在彼此接触的同时耦接。
63.下半导体芯片500a、500b和500c之中的最下半导体芯片500a可以在与下结构100接触的同时与下结构100耦接。例如，最下半导体芯片500a的半导体下绝缘层550可以在与下结构100的上绝缘层190接触的同时与下结构100的上绝缘层190耦接，最下半导体芯片500a的半导体下电极焊盘555a可以在与下结构100的上电极焊盘195a接触的同时与下结构100的上电极焊盘195a耦接，最下半导体芯片500a的半导体下虚设焊盘555d可以在与下结构100的上虚设焊盘195d接触的同时与下结构100的上虚设焊盘195d耦接。
64.由于根据本发明构思的示例实施例的半导体封装件包括上述下结构100以及半导体芯片200，因此可以改善键合工艺的可靠性。
65.当其上设置有具有精细节距的电极焊盘的半导体芯片键合到诸如焊球或凸块的连接结构时，可能发生电极焊盘通过连接结构短路的挤出现象。因此，在其上设置有具有精细节距的电极焊盘的半导体芯片中，在没有附加连接结构的情况下使用表面处理和直接键合电极焊盘和绝缘层的表面的方法。在此情况下，当要键合的表面上存在台阶差时，半导体芯片的粘合性会降低或者会在键合表面上出现空隙，从而导致差的键合。为了减少(或可替换地，防止)这样的键合失败，可以执行化学机械抛光(cmp)工艺作为平面化工艺，以减少要键合的半导体芯片的键合表面之间的台阶差。然而，当对键合表面执行cmp工艺时，可能以比由氧化硅形成的绝缘层更高的去除率来去除由导电材料形成的电极焊盘。因此，可能发生这样的侵蚀现象，即，键合表面上的在其中设置了相对大数量的电极焊盘的区域是凹陷的并且电极焊盘的数量相对小的区域是凸出的，这导致键合表面上的台阶差。
66.相反，在一个或多个示例实施例中，为了在cmp工艺期间减轻键合表面上的台阶差的发生，虚设焊盘可以设置在未设置电极焊盘的第二区域a2中，并且可以调整虚设焊盘的
尺寸和距离，使得虚设焊盘和绝缘层的每单位面积的表面积之比随着距第一区域a1的距离增大而逐渐减小，因此，可以减轻由于cmp工艺期间的区域的去除率差而导致的侵蚀现象的发生。因此，与未设置虚设焊盘的情况相比，可以将cmp工艺期间发生的台阶差的大小减小至例如59.8％。
67.接下来，将参照图11至图16描述根据本公开的示例实施例的形成半导体封装件的方法的示例实施例。图11是示出根据本公开的示例实施例的形成半导体封装件的方法的示例的工艺流程图，图12至图16是示出根据本公开的示例实施例的形成半导体封装件的方法的示例的截面图。
68.参照图11和图12，在操作s10中，可以以芯片区域ca为单位在具有芯片区域ca的半导体晶圆wa上形成电极焊盘255a和虚设焊盘255d。例如，可以在作为芯片区域ca的中心区域的第一区域a1中形成电极焊盘255a，并且可以在作为芯片区域ca的周边区域的第二区域a2中形成虚设焊盘255d。可以提供半导体晶圆wa，同时通过载体衬底1000上的粘合层1010将其附着到载体衬底1000。
69.参照图11和图13，在操作s20中，可以在半导体晶圆wa上形成覆盖下电极焊盘255a和下虚设焊盘255d的下绝缘层250。
70.参照图11和图14，在操作s30中，可以使下绝缘层250的表面平面化，使得暴露出下电极焊盘255a和下虚设焊盘255d。可以使用cmp工艺执行平面化。可以在下电极焊盘255a周围设置下虚设焊盘255d，并且在cmp工艺中，可以减轻设置有下电极焊盘255a的区域与未设置下电极焊盘255a的区域(例如，划线)之间的去除率差。因此，可以抑制(或可替换地，防止)其中未设置下电极焊盘255a的区域可能凸出的侵蚀现象的发生。
71.参照图11和图15，可以在半导体晶圆wa上形成覆盖下绝缘层250、下电极焊盘250a和下虚设焊盘255d的保护层1100。保护层1100可以在通过切割半导体晶圆wa形成半导体芯片的工艺中保护下绝缘层250、下电极焊盘250a和下虚设焊盘255d。
72.参照图11、图16和图17，在操作s40中，可以通过在半导体晶圆wa的芯片区域ca之间进行切割来形成半导体芯片200。可以使用锯切装置1300来切割半导体晶圆wa。可以去除保留在半导体芯片200上的保护层1100。
73.在操作s50中，半导体芯片200可以与载体衬底1000的粘合层1010分离，并且分离的半导体芯片200可以键合到基体晶圆wb。
74.基体晶圆wb可以包括上绝缘层190和上焊盘195。半导体芯片200的下绝缘层250可以在与上绝缘层190接触的同时与上绝缘层190耦接，半导体芯片200的下电极焊盘255和下虚设焊盘255d可以在与上电极焊盘195a和上虚设焊盘195d接触的同时与上电极焊盘195a和上虚设焊盘195d耦接。
75.将半导体芯片200键合到基体晶圆wb的处理可以将半导体芯片200放置在基体晶圆wb上，并且可以将基体晶圆wb的上绝缘层190键合和耦接到半导体芯片200的下绝缘层250，同时通过在高于室温的热气氛(例如，大约200℃至大约300℃的热气氛)下将压力施加到半导体芯片200来将基体晶圆wb的上电极焊盘195a和上虚设焊盘195d键合和耦接到半导体芯片200的下电极焊盘255a和下虚设焊盘255d。这里，热气氛的温度可以在被限制为大约200℃至大约300℃的同时不同地改变。上电极焊盘195a、上虚设焊盘195d、下电极焊盘255a和下虚设焊盘255d可以通过金属扩散彼此键合，并且上绝缘层190和半导体芯片200的下绝
缘层250可以通过共价键合彼此键合。
76.参照图1和图11，在操作s60中，可以在半导体芯片200之间切割基体晶圆wb。在切割基体晶圆wb之前，该方法还可以包括形成覆盖半导体芯片200的模层310。因此，在切割基体晶圆wb的同时还可以切割模层310。
77.在操作s70中，可以在下结构100上安装切割的基体晶圆wb的一部分。因此，可以形成如图1中所述的半导体封装件1a。
78.根据本发明构思的示例实施例，下结构100可以被视为定位得相对低的下芯片，半导体芯片200可以被视为定位得相对高的上芯片。可以提供包括在彼此直接接触的同时彼此耦接的焊盘195a、195d、255a和255d以及通过在彼此直接接触的同时彼此耦接的绝缘层190和250而耦接的下芯片100和上芯片200的半导体封装件。
79.根据本发明构思的示例实施例，能够提供包括在彼此直接接触的同时耦接的焊盘和在彼此直接接触的同时耦接的绝缘层的半导体封装件。因此，焊盘和绝缘层可以耦接芯片。这种焊盘和绝缘层可以耦接芯片或者耦接芯片和插入器，从而减小半导体封装件的厚度。
80.根据本发明构思的示例实施例，要直接耦接的芯片可以包括这样的区域，在该区域中虚设焊盘围绕布置有电极焊盘的区域而布置。布置有虚设焊盘的区域可以通过在堆叠半导体芯片之前的平面化半导体芯片的表面的工艺中减小半导体芯片的表面上的台阶差来改善堆叠有半导体芯片的半导体封装件的可靠性。
81.本公开的各种和有益的优点和效果不限于以上描述，并且可以在描述本公开的具体示例实施例的过程中更容易理解。
82.本公开不限于上述实施例和附图，而是旨在限于所附权利要求。因此，在不脱离权利要求中描述的本发明构思的情况下，本领域普通技术人员可以进行各种类型的替换、修改和变化，并且它们都属于本公开的范围。

技术特征：
1.一种半导体封装件，包括：第一结构，其包括第一绝缘层、第一电极焊盘和第一虚设焊盘，所述第一虚设焊盘在所述第一绝缘层的表面上围绕第一电极焊盘，并且所述第一电极焊盘和所述第一虚设焊盘穿透所述第一绝缘层，所述第一电极焊盘具有20μm或更小的节距，并且在所述第一绝缘层的表面上，所述第一虚设焊盘与所述第一绝缘层的每单位面积的表面积之比朝向所述第一结构的侧表面逐渐减小；以及第二结构，其包括第二绝缘层、第二电极焊盘和第二虚设焊盘，所述第二绝缘层键合到所述第一绝缘层，所述第二虚设焊盘在所述第二绝缘层的键合到所述第一绝缘层的所述表面的表面上围绕所述第二电极焊盘，所述第二电极焊盘和所述第二虚设焊盘穿透所述第二绝缘层，使得所述第二电极焊盘分别键合到所述第一电极焊盘，并且所述第二虚设焊盘分别键合到所述第一虚设焊盘，并且在所述第二绝缘层的所述表面上，所述第二虚设焊盘与所述第二绝缘层的每单位面积的表面积之比朝向所述第二结构的侧表面逐渐减小。2.根据权利要求1所述的半导体封装件，其中，所述第一虚设焊盘的尺寸对应于所述第二虚设焊盘的尺寸。3.根据权利要求2所述的半导体封装件，其中，所述第一虚设焊盘的尺寸和所述第二虚设焊盘的尺寸为0.06μm至0.1μm，并且所述第一虚设焊盘和所述第二虚设焊盘两者的节距为0.3μm至0.5μm。4.根据权利要求1所述的半导体封装件，其中，所述第一虚设焊盘各自具有相同的第一节距，并且所述第一虚设焊盘的尺寸朝向所述第一结构的所述侧表面逐渐减小。5.根据权利要求1所述的半导体封装件，其中，所述第一虚设焊盘具有相同的尺寸，同时所述第一虚设焊盘的节距朝向所述第一结构的所述侧表面逐渐增大。6.根据权利要求1所述的半导体封装件，其中，所述第一虚设焊盘中的每一个的尺寸小于所述第一电极焊盘的尺寸。7.根据权利要求1所述的半导体封装件，其中，所述第一电极焊盘和所述第一虚设焊盘具有相同的尺寸，并且所述第一电极焊盘中的每一个的节距相同，同时所述第一虚设焊盘的节距大于所述第一电极焊盘中的每一个的节距。8.根据权利要求1所述的半导体封装件，其中，所述第二结构比所述第一结构具有更大的宽度。9.根据权利要求1所述的半导体封装件，其中，所述第一虚设焊盘与所述第一绝缘层的每单位面积的表面积之比朝向所述第一结构的所述侧表面阶梯式地减小。10.一种半导体封装件，包括：下结构，其包括位于其第一区域和第二区域中的上绝缘层，所述第二区域围绕所述第一区域，所述第一区域包括穿透所述上绝缘层的上电极焊盘，所述第二区域包括穿透所述上绝缘层的上虚设焊盘，所述上虚设焊盘与所述第二区域中的上绝缘层的每单位面积的表面积之比朝向所述下结构的侧表面减小；以及半导体芯片，其包括下绝缘层、下电极焊盘和下虚设焊盘，所述下绝缘层与所述上绝缘层接触，并且耦接到所述上绝缘层，所述下电极焊盘和所述下虚设焊盘穿透所述下绝缘层，使得所述下电极焊盘和所述下虚设焊盘分别与所述上电极焊盘和所述上虚设焊盘接触，并
且耦接到所述上电极焊盘和所述上虚设焊盘。11.根据权利要求10所述的半导体封装件，其中，所述下结构比所述半导体芯片具有更大的宽度。12.根据权利要求10所述的半导体封装件，其中，所述半导体芯片包括半导体主体和所述半导体主体下方的半导体内部电路区域，并且所述下绝缘层、所述下电极焊盘和所述下虚设焊盘位于所述半导体内部电路区域下方。13.根据权利要求10所述的半导体封装件，其中，所述下结构包括下主体和所述下主体上的下内部电路区域，并且所述上绝缘层、所述上电极焊盘和所述上虚设焊盘位于所述下内部电路区域上。14.根据权利要求10所述的半导体封装件，其中，所述下结构还包括下主体和贯穿电极，所述贯穿电极穿透所述下主体并且电连接到所述上电极焊盘。15.根据权利要求14所述的半导体封装件，其中，所述下主体为硅衬底。16.根据权利要求10所述的半导体封装件，还包括：模层，其位于所述下结构上，并且覆盖所述半导体芯片的侧表面。17.根据权利要求10所述的半导体封装件，其中，所述下结构为插入器。18.根据权利要求10所述的半导体封装件，其中，所述半导体芯片为第一半导体芯片，并且所述下结构为与所述第一半导体芯片不同的第二半导体芯片。19.一种半导体封装件，包括：下结构；以及多个半导体芯片，其位于所述下结构上，所述多个半导体芯片包括：第一半导体芯片，其具有正面和背面，上绝缘层、上电极焊盘和上虚设焊盘位于所述第一半导体芯片的背面上，在所述第一半导体芯片的背面上，所述上虚设焊盘与所述上绝缘层的每单位面积的表面积之比朝向所述第一半导体芯片的侧表面逐渐减小，以及第二半导体芯片，其与第一半导体芯片直接接触，所述第二半导体芯片具有正面和背面，下绝缘层、下电极焊盘和下虚设焊盘位于所述第二半导体芯片的正面上，使得所述下绝缘层和所述上绝缘层彼此接触并耦接，所述下电极焊盘和所述上电极焊盘彼此接触并耦接，并且所述下虚设焊盘和所述上虚设焊盘彼此接触并耦接，其中，在所述第二半导体芯片的正面上，所述下虚设焊盘与所述下绝缘层的每单位面积的表面积之比朝向所述第二半导体芯片的侧表面逐渐减小。20.根据权利要求19所述的半导体封装件，其中，所述第一半导体芯片和所述第二半导体芯片具有相同的宽度。

技术总结
一种半导体封装件包括：第一结构，其具有设置在一个表面上的第一绝缘层以及穿透第一绝缘层的第一电极焊盘和第一虚设焊盘；第二结构，其具有设置在另一表面上的第二绝缘层以及第二电极焊盘和第二虚设焊盘，第二绝缘层使所述另一表面键合到所述一个表面和第一绝缘层，第二电极焊盘和第二虚设焊盘穿透第二绝缘层，第二电极焊盘分别键合到第一电极焊盘，并且第二虚设焊盘分别键合到第一虚设焊盘。在半导体芯片中，在所述一个表面上第一虚设焊盘与第一绝缘层的每单位面积的表面积之比和在所述另一表面上第二虚设焊盘与第二绝缘层的每单位面积的表面积之比朝向第一结构和第二结构的侧表面逐渐减小。侧表面逐渐减小。侧表面逐渐减小。


技术研发人员：朴相天 李荣敏
受保护的技术使用者：三星电子株式会社
技术研发日：2021.09.07
技术公布日：2022/3/8