半导体器件和包括该半导体器件的数据存储系统的制作方法

半导体器件和包括该半导体器件的数据存储系统
1.相关申请的交叉引用
2.本技术要求于2020年9月8日向韩国知识产权局提交的、申请号为10-2020-0114687的韩国专利申请的优先权，其公开内容通过引用整体结合到本文中。
技术领域
3.本公开的示例实施例涉及一种半导体器件和包括该半导体器件的数据存储系统。


背景技术：

4.需要一种用于在需要数据存储的电子系统中存储高容量数据的半导体器件。因此，已经研究了用于增加半导体器件的数据存储容量的措施。例如，作为一种用于增加半导体器件的数据存储容量的方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。


技术实现要素：

5.本公开的示例实施例提供一种提高集成密度和可靠性的半导体器件。
6.本公开的示例实施例提供了一种包括半导体器件的电子系统。
7.根据本公开的示例实施例，一种半导体器件，包括：下部结构，该下部结构包括外围电路；堆叠结构，该堆叠结构包括交替堆叠在下部结构上的层间绝缘层和水平层，其中堆叠结构被设置在存储器单元区域和与存储器单元区域相邻的阶梯区域中，并且堆叠结构在阶梯区域中具有阶梯形状；封盖绝缘结构，该封盖绝缘结构覆盖下部结构上的堆叠结构；第一坝竖直结构，该第一坝竖直结构在阶梯区域中穿透堆叠结构并且延伸到封盖绝缘结构中，其中第一坝竖直结构将堆叠结构划分为栅极堆叠区域和绝缘体堆叠区域，并且在水平层中，被设置在栅极堆叠区域中的水平层是栅极水平层，被设置在绝缘体堆叠区域中的水平层是绝缘水平层；存储器竖直结构，该存储器竖直结构在存储器单元区域中穿透栅极堆叠区域；支撑体竖直结构，该支撑体竖直结构在阶梯区域中穿透栅极堆叠区域并且延伸到封盖绝缘结构中；以及多个分离结构，该多个分离结构穿透栅极堆叠区域并且延伸到封盖绝缘结构中，其中分离结构中的至少一个包括：第一侧表面、不与第一侧表面垂直对齐的第二侧表面、以及从第一侧表面延伸到第二侧表面的连接侧表面，以及其中分离结构的至少一个连接侧表面被设置在比堆叠结构的栅极水平层的最上栅极水平层的水平高的水平上。
8.根据本公开的示例实施例，一种半导体器件，包括：下部结构；堆叠结构，该堆叠结构包括交替堆叠在下部结构上的层间绝缘层和水平层，其中堆叠结构被设置在存储器单元区域和与存储器单元区域相邻的阶梯区域中，堆叠结构在阶梯区域中具有阶梯形状，并且堆叠结构包括栅极堆叠区域和绝缘体堆叠区域；封盖绝缘结构，该封盖绝缘结构覆盖下部结构上的堆叠结构；存储器竖直结构，该存储器竖直结构在存储器单元区域中穿透栅极堆叠区域；支撑体竖直结构，支撑体竖直结构在阶梯区域中穿透栅极堆叠区域并且延伸到封盖绝缘结构中；坝竖直结构，该坝竖直结构穿透堆叠结构的栅极堆叠区域和绝缘体堆叠区
域之间的区域；以及多个分离结构，该多个分离结构穿透栅极堆叠区域并且延伸到封盖绝缘结构中，其中存储器竖直结构、支撑体竖直结构、和坝竖直结构具有彼此共面的上表面，其中分离结构包括第一分离结构，其中第一分离结构包括分离间隙填充材料层和分离间隙填充材料层中的空隙，其中存储器竖直结构、支撑体竖直结构、和坝竖直结构中的每个包括：间隙填充绝缘层；沟道材料层，该沟道材料层覆盖间隙填充绝缘层的外表面和底表面；第一介电层，该第一介电层覆盖沟道材料层的外表面和底表面；数据存储材料层，该数据存储材料层覆盖第一介电层的外表面和表面；第二介电层，该第二介电层覆盖数据存储材料层的外表面和底表面；以及焊盘材料层，该焊盘材料层在间隙填充绝缘层上，其中存储器竖直结构、支撑体竖直结构、和坝竖直结构中的至少一个包括空隙，以及其中分离间隙填充材料层中的空隙的最大宽度大于存储器竖直结构、支撑体竖直结构、和坝竖直结构中的至少一个的间隙填充绝缘层的空隙的最大宽度。
9.根据本公开的示例实施例，一种数据存储系统，包括：主基板；半导体器件，该半导体器件在主基板上；以及控制器，该控制器电连接到主基板上的半导体器件，其中半导体器件包括：下部结构，该下部结构包括外围电路；堆叠结构，该堆叠结构包括交替堆叠在下部结构上的层间绝缘层和水平层，其中堆叠结构被设置在存储器单元区域和与存储器单元区域相邻的阶梯区域中，并且堆叠结构在阶梯区域中具有阶梯形状；封盖绝缘结构，该封盖绝缘结构覆盖下部结构上的堆叠结构；坝竖直结构，该坝竖直结构在阶梯区域中穿透堆叠结构并且延伸到封盖绝缘结构中，其中坝竖直结构将堆叠结构划分为栅极堆叠区域和绝缘体堆叠区域，并且在水平层中，被设置在栅极堆叠区域中的水平层是栅极水平层，被设置在绝缘体堆叠区域中的水平层是绝缘水平层；存储器竖直结构，该存储器竖直结构在存储器单元区域中穿透栅极堆叠区域；支撑体竖直结构，该支撑体竖直结构在阶梯区域中穿透栅极堆叠区域并且延伸到封盖绝缘结构中；以及多个分离结构，该多个分离结构穿透栅极堆叠区域并且延伸到封盖绝缘结构中，其中分离结构中的至少一个包括：第一侧表面、不与第一侧表面垂直对齐的第二侧表面、以及从第一侧表面延伸到第二侧表面的连接侧表面，以及其中分离结构的至少一个连接侧表面被设置在比堆叠结构的栅极水平层的最上栅极水平层的水平高的水平上。
附图说明
10.从以下结合附图的详细描述中，将更清楚地理解本公开的上述和其他方面、特征、和优点，在附图中：
11.图1a至2b是示出根据本公开的示例实施例的半导体器件的截面图；
12.图3a至3d是示出根据本公开的示例实施例的半导体器件的元件的一部分的放大截面图；
13.图4是示出根据本公开的示例实施例的半导体器件的修改的示例的放大截面图；
14.图5是示出根据本公开的示例实施例的半导体器件的修改的示例的放大截面图；
15.图6是示出根据本公开的示例实施例的半导体器件的修改的示例的放大截面图；
16.图7是示出根据本公开的示例实施例的半导体器件的修改的示例的放大截面图；
17.图8是示出根据本公开的示例实施例的半导体器件的修改的示例的放大截面图；
18.图9是示出根据本公开的示例实施例的半导体器件的修改的示例的放大截面图；
19.图10至13b是示出根据本公开的示例实施例的制造半导体器件的方法的图；
20.图14是示出根据本公开的示例实施例的包括半导体器件的数据存储系统的示图；
21.图15是示出根据本公开的示例实施例的包括半导体器件的数据存储系统的示图；以及
22.图16是示出根据本公开的示例实施例的包括半导体器件的数据存储系统的示图。
具体实施方式
23.以下，将参照附图描述本公开的实施例。
24.将参考图1a至2b描述示例实施例中的半导体器件。参照图1a至2b，图1a是示出根据示例实施例的半导体器件的平面图。图1b是示出图1a中所示的部分“a”的放大平面图。图2a是沿图1a和1b中的线i-i
′
截取的截面图。图2b是沿图1b中的线ii-ii
′
截取的截面图。
25.首先参考图2a，其次参考图1a、1b和2b，示例实施例中的半导体器件1可以包括下部结构3、堆叠结构st、封盖绝缘结构90、多个存储器竖直结构54m、多个坝竖直结构54d、多个支撑体竖直结构54s(参见图2a)、多个分离结构77、和多个穿通接触插头80(参见图2a)。
26.下部结构3可以包括外围电路7。例如，下部结构3可以包括半导体衬底5、半导体衬底5上的外围晶体管8、电连接到外围晶体管8的外围布线10、电连接到外围布线10的外围焊盘11、以及覆盖半导体衬底5上的外围晶体管8、外围布线10和外围焊盘11的下绝缘层13。外围晶体管8、外围布线10和外围焊盘11可以形成外围电路7。
27.下部结构3还可以包括图案结构16。例如，图案结构16可以包括下图案层18、在下图案层18上彼此间隔开的第一中间图案层20和第二中间图案层21、以及覆盖下图案层18上的第一中间图案层20和第二中间图案层21的上图案层23。
28.在示例中，下图案层18可以包括第一多晶硅，第一中间图案层20可以包括第二多晶硅，以及上图案层23可以包括第三多晶硅。例如，下图案层18、第一中间图案层20、和上图案层23可以包括具有n型导电性的多晶硅。
29.在示例中，上图案层23可以与第一中间图案层20和第二中间图案层21之间的下图案层18接触，并且可以穿透第二中间图案层的一部分，并且可以与下图案层22接触。
30.在示例中，第二中间图案层21可以包括绝缘材料层。例如，第二中间图案层21可以包括氮化硅层和覆盖氮化硅层的上表面和下表面的氧化硅层。在另一示例中，第二中间图案层21可以包括多晶硅层和覆盖多晶硅层的上表面和下表面的氧化硅层。
31.在示例中，下部结构3还可以包括穿透图案结构16的第一中间绝缘层26a和第二中间绝缘层26b，以及在图案结构16的外表面上的外部绝缘层26c。第一中间绝缘层26a和第二中间绝缘层26b以及外部绝缘层26c可以包括氧化硅。
32.堆叠结构st可以包括交替堆叠在下部结构3上的层间绝缘层33、39和41以及水平层35、39和43。
33.层间绝缘层33、39和41以及水平层35、39和43可以交替地堆叠在堆叠结构st的第一区域mca中，可以从堆叠结构st的第一区域mca延伸到第二区域sa(参见图1a)，并且可以在第二区域sa中具有阶梯形状。因此，堆叠结构st在第二区域sa中可以具有阶梯形状。
34.在示例实施例中，第一区域mca可以称为存储器单元区域或存储单元阵列区域，以及第二区域sa可以称为阶梯区域、延伸区域、连接区域或接触区域。
35.堆叠结构st可以包括下堆叠结构st_l、在下堆叠结构st_l上的第一堆叠结构st_u1、和在第一堆叠结构st_u1上的第二堆叠结构st_u2。
36.下堆叠结构st_l可以包括交替堆叠的下层间绝缘层33和下水平层35。在下层间绝缘层33和下水平层35中，最下层和最上层可以是下层间绝缘层。在示例中，在下层间绝缘层33中，最上的下层间绝缘层的厚度可以大于其他下层间绝缘层中的每个的厚度。
37.第一堆叠结构st_u1可以包括交替堆叠的第一层间绝缘层37和第一水平层39。在第一层间绝缘层37和第一水平层39中，最下层和最上层可以是第一层间绝缘层。在示例中，在第一层间绝缘层37中，最上的第一层间绝缘层的厚度可以大于其它第一层间绝缘层中的每个的厚度。
38.第二堆叠结构st_u2可以包括交替堆叠的第二层间绝缘层41和第二水平层43。在第二层间绝缘层41和第二水平层43中，最下层和最上层可以是第二层间绝缘层。在示例中，在第二层间绝缘层41中，最上的第二层间绝缘层的厚度可以大于其它第二层间绝缘层中的每个的厚度。
39.在示例中，堆叠结构st的阶梯区域sa可以包括第二堆叠结构st_u2的阶梯区域saa、第一堆叠结构st_u1的阶梯区域sab、以及下堆叠结构st_l的阶梯区域sac，这些阶梯区域在从存储器单元区域mca朝向阶梯区域sa的方向(例如，第一方向x)上依序布置。
40.下堆叠结构st_l的阶梯区域sac可以具有在第一方向x上顺序降低第一高度差的阶梯形状。
41.在阶梯区域sa中，第一堆叠结构st_u1和第二堆叠结构st_u2可以具有基本相同的平面阶梯形状或相似的平面阶梯形状。例如，在阶梯区域sa中，第一堆叠结构st_u1和第二堆叠结构st_u2可以分别包括上阶梯区域usa和usb、中间阶梯区域isa和isb、以及下阶梯区域lsa和lsb，它们沿第一方向x顺序布置(参见图1a)。
42.在第一堆叠结构st_u1和第二堆叠结构st_u2中的每个中，上阶梯区域usa和usb可以包括具有在第一方向x上降低第一高度差的阶梯形状的第一上阶梯区域us1a和us2a以及具有在第一方向x上从第一上阶梯区域us1a和us2a增加第一高度差的阶梯形状的第二上阶梯区域us1b和us2b(参见图1a)。
43.在第一堆叠结构st_u1和第二堆叠结构st_u2中的每个中，下阶梯区域lsa和lsb可以具有在第一方向x上顺序降低第一高度差的阶梯形状。
44.在第一堆叠结构st_u1和第二堆叠结构st_u2中的每个中，中间阶梯区域isa和isb可以包括在第一方向x上顺序布置的第一中间阶梯区域is1a和is2a、阶梯连接区域csa和csb、以及第二中间阶梯区域is1b和is2b。
45.在第一堆叠结构st_u1和第二堆叠结构st_u2中的每个中，第一中间阶梯区域is1a和is2a可以具有被设置在比第二中间阶梯区域is1b和is2b的水平高的水平上的上表面。
46.第一中间阶梯区域is1a、is2a和第二中间阶梯区域is1b、is2b可以在第一方向x上具有降低比第一高度差大的第二高度差的阶梯形状，第一中间阶梯区域is1a、is2a和第二中间阶梯区域is1b、is2b可以在与第一方向x垂直的第二方向y上具有降低或增加第一高度差的阶梯形状。
47.在第一堆叠结构st_u1和第二堆叠结构st_u2中的每个中，阶梯连接区域csa和csb可以具有在第一方向x上基本平面的阶梯形状，并且在第二方向y上降低或增加第一高度
差。
48.在堆叠结构st中，水平层35、39和43可以包括栅极水平层35g、39g和43g以及绝缘水平层35i、39i和43i。例如，在一个水平处，水平层中的一个可以包括栅极水平层中的一个和与该栅极水平层中的一个间隔开的绝缘水平层中的至少一个。
49.在堆叠结构st中，其中设置栅极水平层35g、39g和43g的区域可以被限定为栅极堆叠区域st_g(见图1a)，并且其中设置绝缘水平层35i、39i和43i的区域可以被限定为绝缘体堆叠区域st_i。层间绝缘层33、37和41可以由氧化硅形成，并且绝缘水平层35i、39i和43i可以由与层间绝缘层33、37、41的材料不同的绝缘材料形成，例如氮化硅。
50.在堆叠结构st的阶梯区域sa中，栅极水平层35g、39g和43g可以具有栅极焊盘区域gp。栅极焊盘区域gp可以被限定为其上部没有被另一栅极水平层覆盖的区域。
51.在阶梯区域sa中，可以设置多个绝缘体堆叠区域st_ia和st_ib。例如，多个绝缘体堆叠区域st_ia和st_ib可以包括在第一方向x上依次设置并且彼此间隔开的第一绝缘体堆叠区域st_ia和第二绝缘体堆叠区域st_ib。
52.在示例中，第一绝缘体堆叠区域st_ia可以被设置在下堆叠结构st_l、第一堆叠结构st_u1、和第二堆叠结构st_u2中，第二绝缘体堆叠区域st_ib可以被设置在下堆叠结构st_l和第一堆叠结构st_u1中。
53.在下堆叠结构st_l中，下绝缘水平层35i可以包括被设置在第一绝缘体堆叠区域st_ia中的下绝缘水平层35ia和被设置在第二绝缘体堆叠区域st_ib中的下绝缘水平层35ib。因此，下水平层35中的一个可以包括栅极水平层35g中的一个和连接到该栅极水平层35g中的一个的多个绝缘水平层35ia和35ib。
54.在第一堆叠结构st_u1中，第一绝缘水平层39i可以包括被设置在第一绝缘体堆叠区域st_ia中的第一绝缘水平层39i和被设置在第二绝缘体堆叠区域st_ib中的第一绝缘水平层39i。
55.在第二堆叠结构st_u2中，第二绝缘水平层43i可以被设置在第一绝缘体堆叠区域st_ia中。
56.封盖绝缘结构90可以覆盖下部结构3上的堆叠结构st。封盖绝缘结构90可以包括第一封盖绝缘层90a、第二封盖绝缘层90b、第三封盖绝缘层90c、第四封盖绝缘层90d、和第五封盖绝缘层90e。封盖绝缘结构90可以由诸如氧化硅之类的绝缘材料形成。例如，第一覆盖绝缘层至第五封盖绝缘层90a、90b、90c、90d和90e可以由氧化硅形成。
57.第一封盖绝缘层90a可以覆盖下部结构3的不与堆叠结构st交叠的区域，可以覆盖下堆叠结构st_l的阶梯区域sac，并且可以具有与下堆叠结构st_l的上表面共面的上表面。第二封盖绝缘层90b可以覆盖第一封盖绝缘层90a和第一堆叠结构st_u1的阶梯区域sab，并且可以具有与第一堆叠结构st_u1的上表面共面的上表面。第三封盖绝缘层90c可以覆盖第二封盖绝缘层90b和第二堆叠结构st_u2的阶梯区域saa，并且可以具有与第二堆叠结构st_u2的上表面共面的上表面。第四封盖绝缘层90d和第五封盖绝缘层90e可以依次堆叠在第三封盖绝缘层90c和第二堆叠结构st_u2的上表面上。
58.多个存储器竖直结构54m可以穿透堆叠结构st的存储器单元区域mca。存储器竖直结构54m可以与图案结构16接触。存储器竖直结构54m可以穿透栅极堆叠区域st_g的栅极水平层35g、39g与43g。
59.多个支撑体竖直结构54s(参见图1b)可以穿透堆叠结构st的阶梯区域sa，并且可以延伸到封盖绝缘结构90中。多个支撑体竖直结构54s可以穿透堆叠结构st的栅极堆叠区域st_g的栅极水平层35g、39g和43g。多个支撑体竖直结构54s可以与图案结构16接触。
60.在示例中，多个支撑体竖直结构54s的至少一部分可以具有椭圆形形状，该椭圆形形状具有长轴和短轴。例如，支撑体竖直结构54s中的一个可以具有长轴方向上的长度和短轴方向上的宽度。支撑体竖直结构54s在长轴方向上的长度可以大于存储器竖直结构54m中的每个的宽度。支撑体竖直结构54s在短轴方向上的宽度可以与存储器竖直结构54m中的每个的宽度基本相同。
61.在另一示例中，多个支撑体竖直结构54s的至少一部分可以具有圆形形状。
62.多个坝竖直结构54d可以穿透堆叠结构st的阶梯区域sa，并且可以延伸到封盖绝缘结构90中。坝竖直结构54d可以与图案结构16接触。坝竖直结构54d可以将多个绝缘体堆叠区域st_ia和st_ib与栅极堆叠区域st_g分离。
63.多个坝竖直结构54d可以被设置在多个绝缘体堆叠区域st_ia和st_ib中的每个与栅极堆叠区域st_g之间。坝竖直结构54d可以分别围绕多个绝缘体堆叠区域st_i。例如，坝竖直结构54d可以包括围绕第一绝缘体堆叠区域st_ia的侧表面的第一坝竖直结构54d1和围绕第二绝缘体堆叠区域st_ib的侧表面的第二坝竖直结构54d2。因此，坝竖直结构54d可以将在水平方向上彼此相邻的栅极水平层35g、39g和43g与绝缘水平层35i、39i和43i分离。
64.在示例中，坝竖直结构54d中的每个可以包括具有第一宽度的线性部分。参照图1b，坝竖直结构54d中的每个可以包括在第一方向x上延伸的一对第一线性部分54d_1和第二线性部分54d_2以及在第二方向y上延伸的一对第三线54d_3和第四线54d_4。第一线性部分54d_1和第二线性部分54d_2的末端以及第三线54d_3和第四线54d_4的末端可以彼此连接，从而具有四边形环形形状或类似四边形的环形形状。
65.在平面上看，在坝竖直结构54d中，在第一方向x上延伸的一对第一线性部分54d_1和第二线性部分54d_2可以在第一方向x上与辅助分离结构77s的一部分一起布置。
66.在示例中，坝竖直结构54d的第一线性部分至第四线性部分54d_1、54d_2、54d_3、和54d_4中的每个的宽度可以与分离结构77中的每个的宽度基本相同。
67.在示例中，坝竖直结构54d的第一线性部分至第四线性部分54d_1、54d_2、54d_3、和54d_4中的每个的宽度可以大于存储器竖直结构54m中的每个的宽度。
68.在示例中，辅助分离结构77s中的一个可以延伸到第一线性部分54d_1和第一主分离结构77m1之间的区域(参见图1b)。第二线性部分54d_2可以具有与第二主分离结构77m2相对的侧表面。
69.示例实施例中的半导体器件1还可以包括与栅极水平层35g、39g和43g的栅极焊盘区域gp接触并且延伸到封盖绝缘结构90中的栅极接触插头82。与栅极接触插头82接触的栅极焊盘区域gp可以由导电材料形成。
70.栅极接触插头82的一部分可以被配置为虚设栅极接触插头82d。
71.示例实施例中的半导体器件1还包括多个穿通接触插头80，其穿透堆叠结构st并且延伸到封盖绝缘结构90中。多个穿通接触插头80可以包括穿透第一绝缘体堆叠区域st_ia的多个外围穿通插头以及穿透第二绝缘体堆叠区域st_ib的多个外围穿通插头。多个穿通接触插头80可以从穿透堆叠结构st的部分在向下方向上延伸，可以穿透中间绝缘层26a
和26b，并且可以电连接到外围电路7的外围焊盘11。
72.示例实施例中的半导体器件1可以包括电连接到存储器竖直结构54m的位线连接图案85a、电连接到栅极接触插头82的栅极连接图案85b、以及电连接到多个穿通接触插头80的外围连接图案85c。
73.示例实施例中的半导体器件1还可以包括被设置在位线连接图案85a上的位线93a。
74.示例实施例中的半导体器件1还可以包括被设置在栅极连接图案85b和外围连接图案85c上的栅极连接布线93b。
75.存储器竖直结构54m可以电连接到位线93a。栅极水平层35g、39g和43g可以通过栅极接触插头82、栅极连接布线93b、和多个穿通接触插头80电连接到外围电路7。
76.分离结构77可以被设置为在竖直方向z上穿透堆叠结构st并且延伸到封盖绝缘结构90中。分离结构77中的每个可以具有在第一方向x上延伸的线性形状。
77.参照图1a，分离结构77可以包括在第二方向y上彼此平行地划分堆叠结构st的第一分离结构77m1和第二分离结构77m2。
78.分离结构77可以包括辅助分离结构77s，该辅助分离结构77s被设置在第一分离结构77m1和第二分离结构77m2之间，并且穿透堆叠结构st。辅助分离结构77s中的每个可以具有比堆叠结构st在第一方向x上的长度小的长度。
79.辅助分离结构77s可以被设置在堆叠结构st的阶梯区域sa中，并且辅助分离结构77s中的至少一个可以延伸到堆叠结构st的存储器单元区域mca中。
80.参照图1a，示例实施例中的半导体器件1还可以包括被设置在存储器单元区域mca中分离结构77之间的上选择栅极分离图案50。上选择栅极分离图案50可以分离栅极水平层35g、39g和43g中的以下栅极水平层：这些栅极水平层可以是在第二方向y上被设置在比可以作为字线的栅极水平层的水平高的水平上的上选择栅极线。
81.参照图1a，示例实施例中的半导体器件1还可以包括穿透上选择栅极分离图案50的虚设竖直结构54a，虚设竖直结构54a可以由与存储器竖直结构54m的材料基本相同的材料形成，并且可以具有与存储器竖直结构54m基本相同的尺寸和基本相同的截面表面。
82.多个存储器竖直结构54m、多个坝竖直结构54d和多个支撑体竖直结构54s可以具有彼此共面的上表面。例如，多个存储器竖直结构54m、多个坝竖直结构54d、和多个支撑体竖直结构54s的上表面可以被设置在相同的水平上。例如，多个存储器竖直结构54m、多个坝竖直结构54d、和多个支撑体竖直结构54s的上表面可以被设置在第四封盖绝缘层90d的下方。例如，多个存储器竖直结构54m中的每个的上表面的一部分可以与第四封盖绝缘层90d接触，并且其它上表面可以与位线连接图案85a接触。多个坝竖直结构54d和多个支撑体竖直结构54s的整个上表面可以与第四封盖绝缘层90d接触。
83.将参考图3a、3b和3c描述图案结构16中的一个的存储器竖直结构54m(图3a中)、堆叠结构st、以及多个存储器竖直结构；多个支撑体竖直结构54s中的一个的支撑体竖直结构54s(图3b中)和多个坝竖直结构54d的第一坝竖直结构54d1(图3c中)。关于图3a、3b和3c，图3a是示出图2a所示的部分“a1”的放大截面图。图3b是示出图2b所示的部分“a2”的放大图。图3c是示出图2b所示的部分“a3”的放大图。
84.参照图3a、3b和3c，在堆叠结构st中，栅极水平层35g、39g和43g中的每个可以包括
第一栅极层45和第二栅极层47。第二栅极层47可以具有与分离结构77接触的一个侧表面，并且第一栅极层45可以覆盖第二栅极层47的上表面和下表面，并且可以覆盖第二栅极层47的不与分离结构77接触的侧表面。例如，第一栅极层45可以包括介于第二栅极层47和存储器竖直结构54m之间的部分。
85.在示例中，第一栅极层45可以包括介电材料，并且第二栅极层47可以包括导电材料。例如，第一栅极层45可以包括诸如a1o之类的高k电介质，第二栅极层47可以包括诸如tin、wn、ti或w之类的导电材料。
86.在另一示例中，第一栅极层45可以包括第一导电材料(例如，tin或w等)，以及第二栅极层47可以包括与第一导电材料不同的第二导电材料(例如，ti、w等)。
87.在另一示例中，第一栅极层45和第二栅极层47中的每个都可以由掺杂多晶硅、金属半导体化合物(例如，tisi、tasi、cosi、nisi或wsi)、金属氮化物(例如，tin、tan或wn)或金属(例如，ti或w)形成。
88.在示例中，在栅极水平层35g、39g和43g中，最下第一下栅极水平层35g_la可以是下擦除控制栅电极，第一下栅极水平层35g_la上的第二下栅极水平层35g_lb可以被配置为下选择栅电极，例如接地选择栅电极。在栅极水平层35g、39g和43g中，第一上栅极水平层43g_ua可以是上选择栅电极，例如串选择栅电极，并且第一上水平栅极层43g_ua上的第二上水平栅极层43g_ub可以是上擦除控制栅电极。可以设置单个第一下栅极水平层35g_la，或者可以在竖直方向z上堆叠多个第一下栅极水平层35g_la，可以设置单个第二上栅极水平层43g_ub，或者可以在竖直方向z上堆叠多个第二上栅极水平层43g_ub。
89.在示例中，在栅极水平层35g、39g和43g中，被设置在第二下水平栅极层35g_lb与第一上水平栅极层43g_ua之间的栅极水平层39g和43m的一部分可以是字线。
90.存储器竖直结构54m、支撑体竖直结构54s、和坝竖直结构54d可以包括相同的材料层。例如，存储器竖直结构54m、支撑体竖直结构54s、和坝竖直结构54d可以分别包括间隙填充绝缘层60、60s和60d，覆盖间隙填充绝缘层60、60s和60d的外表面和底表面的沟道材料层58、58s和58d，覆盖沟道材料层58、58s和58d的外表面和底表面的数据存储结构56、56s和56d，以及在间隙填充绝缘层60、60s和60d上的焊盘材料层62、62s和62d。
91.数据存储结构56、56s和56d可以包括覆盖沟道材料层58、58s和58d的外表面和底表面的第一介电层56c(图3a中)、覆盖第一介电层56c的外表面和底表面的数据存储材料层56b(图3a中)、以及覆盖数据存储材料层56b的外表面和底表面的第二电介质层56a(图3a中)。第一介电层56c可以与沟道材料层58接触，并且数据存储材料层56b可以与沟道材料层58间隔开。
92.间隙填充绝缘层60、60s和60d可以包括例如氧化硅，例如通过原子层沉积工艺形成的原子层沉积(ald)氧化硅。
93.第一介电层56c可以包括氧化硅或掺杂有杂质的氧化硅。第二介电层56a可以包括氧化硅和高k介电材料中的至少一个。数据存储材料层56b可以包括能够俘获电荷的材料，例如氮化硅。
94.存储器竖直结构54m的数据存储结构56的数据存储材料层56b可以包括用于在诸如闪存设备的半导体器件中存储数据的区域。支撑体竖直结构54s和坝竖直结构54d的数据存储结构56的数据存储材料层56b可以是不存储数据的虚设物。
95.间隙填充绝缘层60、60s和60d可以包括氧化硅。沟道材料层58、58s和58d可以包括多晶硅。焊盘材料层62、62s和62d可以包括掺杂多晶硅、金属氮化物(例如tin等)、金属(例如w等)和金属-半导体化合物(例如tisi等)中的至少一个。
96.在示例中，可以由多晶硅层形成的第一中间图案层20可以穿透存储器竖直结构54m的数据存储结构56，并且可以与存储器竖直结构54m的沟道材料层58接触。因此，存储器竖直结构54m的数据存储结构56可以被第一中间图案层20划分为下部56l和上部56u。
97.在示例中，可以包括绝缘材料层的第二中间图案层21可以与支撑体竖直结构54s以及坝竖直结构54d的数据存储结构56的外表面接触，并且可以与沟道材料层58间隔开。
98.位线连接图案85a可以与存储器竖直结构54m的焊盘材料层62接触并且电连接。
99.在图3a中，存储器竖直结构54m可以包括穿透下堆叠结构st_l和第一堆叠结构st_u1并且与图案结构16的下图案层18接触的第一存储器竖直部分54m_l，以及从第一存储器竖直部分54m_l延伸并且穿透第二堆叠结构st_u2的第二存储器竖直部分54m_u。第一存储器竖直部分54m_l的与第二存储器竖直部分54m_u相邻的上部区域的宽度可以大于第二存储器竖直部分54m_u的与第一存储器竖直部分54m_l相邻的下部区域的宽度。如上所述，具有在第一存储器竖直部分54m_l的具有相对大宽度的上部区域和第二存储器竖直部分54m_u的具有相对小宽度的下部区域之间变化的宽度的部分可以被定义为宽度变化部分54m_b。因此，存储器竖直结构54m可以包括宽度变化部分54m_b，其宽度在第一存储器竖直部分54m_l和第二存储器竖直部分54m_u彼此相邻的区域中变化。
100.在示例实施例中，宽度变化部分54m_b也可以被称为诸如拐点部分之类的术语。
101.在下文中，除非另外指出，否则术语“宽度变化部分”可以指下部的具有相对大宽度的上部区域和上部的具有相对小宽度的下部区域之间的区域，类似于存储器竖直结构54m的宽度变化部分54m_b。
102.在示例中，存储器竖直结构54m还可以包括间隙填充绝缘层60中的空隙54m_v1和54m_v2。在示例中，在存储器竖直结构54m中，空隙54m_v1和54m_v2可以包括被设置在第一存储器竖直部分54m_l中的第一空隙54m_v1和被设置在第二存储器竖直部分54m_u中的第二空隙54m_v2。在存储器竖直结构54m中，第一空隙54m_v1和第二空隙54m_v2可以彼此间隔开。
103.在图3b中，支撑体竖直结构54s可以包括被设置在与第一存储器竖直部分54m_l的水平基本相同的水平上的第一支撑体竖直部分54s_l、被设置在与第二存储器竖直部分54m_u的水平基本相同的水平上的第二支撑体竖直部分54s_u、以及被设置在第一支撑体竖直部分54s_l和第二支撑体竖直部分54s_u之间的宽度变化部分54s_b。第一支撑体竖直部分54s_l的与第二支撑体竖直部分54s_u相邻的上部区域的宽度可以大于第二支撑体竖直部分54s_u的与第一支撑体竖直部分54s_l相邻的下部区域的宽度。
104.在示例中，取决于设置支撑体竖直结构54s的位置，支撑体竖直结构54s可以包括穿透第二堆叠结构st_u2的一部分或者可以与第二堆叠结构st_u2间隔开。例如，当支撑体竖直结构54s的一部分穿透第二堆叠结构st_u2的阶梯区域saa时，第一支撑体竖直部分54s_l可以穿透下堆叠结构st_l和第一堆叠结构st_u1并且可以与图案结构16的下图案层18接触，并且第二支撑体竖直部分54s_u可以从第一支撑体竖直部分54s_l延伸，可以穿透第二堆叠结构st_u2并且可以延伸到封盖绝缘结构90中。在另一示例中，当支撑体竖直结构
54s的一部分穿透第一堆叠结构st_u1的阶梯区域saa时，第一支撑体竖直部分54s_l可以与图案结构16的下图案层18接触，可以穿透下堆叠结构st_l和第一堆叠结构st_u1，并且可以延伸到封盖绝缘结构90中，以及第二支撑体竖直部分54s_u可以由封盖绝缘结构90的侧表面和上表面围绕并且可以与第二堆叠结构st_u2间隔开。
105.在示例中，支撑体竖直结构54s还可以包括被设置在间隙填充绝缘层60s中的空隙54s_v1和54s_v2。在示例中，在支撑体竖直结构54s中，空隙54s_v1和54s_v2可以包括被设置在第一支撑体竖直部分54s_l中的第一空隙54s_v1和被设置在第二支撑体竖直部分54s_u中的第二空隙54s_v2。在支撑体竖直结构54s中，第一空隙54s_v1和第二空隙54s_v2可以彼此间隔开。
106.在图3c中，第一坝竖直结构54d1可以包括被设置在与第一存储器竖直部分54m_l的水平基本相同的水平上的第一坝竖直部分54d_l、被设置在与第二存储器竖直部分54m_u的水平基本相同的水平上的第二坝竖直部分54d_u、和被设置在第一坝竖直部分54d_l和第二坝竖直部分54d_u之间的宽度变化部分54d_b。第一坝竖直部分54d_l的与第二坝竖直部分54d_u相邻的上部区域的宽度可以大于第二坝竖直部分54d_u的与第一坝竖直部分54d_l相邻的下部区域的宽度。第二坝竖直结构54d2(在图1a和2a中)可以具有与第一坝竖直结构54d1基本相同的形状。例如，第二坝竖直结构54d2(在图1a和2a中)可以包括第一坝竖直部分54d_l、第二坝竖直部分54d_u、和宽度变化部分54d_b。
107.在示例中，在第一坝竖直结构54d1中，第一坝竖直部分54d_l可以穿透下堆叠结构st_l和第一堆叠结构st_u1并且可以与图案结构16的下图案层18接触，第二坝竖直部分54d_u可以从第一坝竖直部分54d_l延伸，可以穿透第二堆叠结构st_u2并且可以延伸到封盖绝缘结构90中。在第二坝竖直结构54d2(在图2a中)中，第一坝竖直部分54d_l可以接触图案结构16的下图案层18，可以穿透下堆叠结构st_l和第一堆叠结构st_u1并且可以延伸到封盖绝缘结构90中，第二坝竖直部分54d_u的侧表面和上表面可以被封盖绝缘结构90围绕，并且第二坝竖直部分54d_u可以与堆叠结构st_u2间隔开。
108.如参照图1a至图2b所述，栅极水平层35g、39g和43g的侧表面可以被第一坝竖直结构54d1围绕。因此，第一坝竖直结构54d1可以包括被设置在绝缘水平层35i、39i和43i与栅极水平层35g、39g和43g之间的部分。
109.在示例中，第一坝竖直结构54d1还可以包括被设置在间隙填充绝缘层60d中的空隙54d_v1和54d_v2。在示例中，在第一坝竖直结构54d1中，空隙54d_v1和54d_v2可以包括被设置在第一坝竖直结构54d1中的第一空隙54d_v1和被设置在第二坝竖直部分54d_u中的第二空隙54d_v2。在第一坝竖直结构54d1中，第一空隙54d_v1和第二空隙54d_v2可以彼此间隔开。
110.在以下描述中，为了描述形成为具有相同的材料和相同的结构的分离结构77，将参照图3d描述例如第一分离结构77m1的分离结构77中的一个的截面结构。图3d是示出图2b所示的部分“a4”的放大截面图。
111.参照图3d，第一分离结构77m1可以包括被设置在与第一存储器竖直部分54m_l的水平基本相同的水平上并且填充第一分离沟槽77t1a的第一分离竖直部分77_l、被设置在与第二存储器竖直部分54m_u的水平基本相同的水平上并且填充第二分离沟槽77t1b的第二分离竖直部分77_ua、以及被设置在第二分离竖直部分77_ua上并填充上分离沟槽77t2的
上竖直部分77_ub。第一分离沟槽和第二分离沟槽77t1a和77t1b可以被定义为下分离沟槽77t1。下分离沟槽77t1和上分离沟槽77t2可以形成分离沟槽77t。因此，第一分离结构77m1可以由填充分离沟槽77t的分离间隙填充材料层形成。
112.第一分离结构77m1可以包括被设置在第一分离竖直部分77_l和第二分离竖直部分77_ua之间的第一宽度变化部分77_ba以及被设置在第二分离竖直部分77_ua和上分离竖直部分77_ub之间的第二宽度变化部分77_bb。
113.第一分离竖直部分77_l的与第二分离竖直部分77_ua相邻的上部区域的宽度可以大于第二分离竖直部分77_ua的与第一分离竖直部分77_l相邻的下部区域的宽度。第二分离竖直部分77_ua的与上分离竖直部分77_ub相邻的上部区域的宽度可以大于上分离竖直部分77_ub的与第二分离竖直部分77_ub相邻的下部区域的宽度。
114.在示例中，第一分离结构77m1可以包括第一侧表面77_s1、被设置在比第一侧表面77_s1的水平高的水平上并且不与第一侧表面77_s1垂直布置的第二侧表面77_s2、以及从第一侧表面77_s1延伸到第二侧表面77_s2的连接侧表面77_s3。在第一分离结构77m1中，连接侧表面77_s3的至少一部分可以被设置在与存储器竖直结构54m、支撑体竖直结构54s、和坝竖直结构54d的上表面的水平相同的水平上。在第一分离结构77m1中，第一侧表面77_s1可以是第二分离竖直部分77_ua的上侧表面，第二侧表面77_s2可以是上分离竖直部分77_ub的下侧表面，连接侧表面77_s3可以是第二宽度变化部分77_bb的表面。
115.在示例中，第一分离结构77m1可以包括穿透第二堆叠结构st_u2的部分，或者可以与第二堆叠结构st_u2间隔开，这取决于第一分离结构77m1所设置的位置。例如，当第一分离结构77m1的一部分穿透第二堆叠结构st_u2的阶梯区域saa时，第一分离竖直部分77_l可以穿透下堆叠结构st_l和第一堆叠结构st_u1，并且可以与图案结构16的下图案层18接触，第二分离竖直部分77_u可以从第一分离竖直部分77_l延伸，可以穿透第二堆叠结构st_u2，并且可以延伸到封盖绝缘结构90中。在另一示例中，当第一分离结构77m1的一部分穿透第一堆叠结构st_u1的阶梯区域saa时，第一分离竖直部分77_l可以与图案结构16的下图案层18和上图案层23接触，可以穿透下堆叠结构st_l和第一堆叠结构st_u1，并且可以延伸到封盖绝缘结构90中，以及第二分离竖直部分77_ua的侧表面可以被封盖绝缘结构90围绕，并且第二分离竖直部分77_ua可以与第二堆叠结构st_u2间隔开。第三分离竖直部分77_ub的侧表面和上表面可以由封盖绝缘结构90围绕，并且第三分离竖直部分77_ub可以与第二堆叠结构st_u2间隔开。
116.在示例中，第一分离结构77m1可以与图案结构16的第一中间图案层20和第二中间图案层21间隔开。例如，第一分离结构77m1可以穿透其中下图案层18与上图案层23接触的区域，并且可以延伸到下图案层18中。
117.在第一分离结构77m1中，填充下分离沟槽77t1和上分离沟槽77t2的分离间隙填充材料层可以包括单个材料层或多个材料层。例如，第一分离结构77m1可以由包括诸如氧化硅的绝缘材料的分离间隙填充材料层形成。在另一示例中，第一分离结构77m1可以由包括导电材料的间隙填充图案的分离间隙填充材料层、和围绕该间隙填充图案的侧表面的绝缘材料的绝缘层形成。
118.当第一分离结构77m1的分离间隙填充材料层由氧化硅形成时，氧化硅可以通过与用于形成封盖绝缘结构90的氧化硅的工艺不同的半导体工艺形成。例如，第一分离结构
77m1的分离间隙填充材料层可以通过原子层沉积(ald)工艺由第一氧化硅形成，而封盖绝缘结构90可以通过与ald工艺不同的工艺由第二氧化硅形成，例如cvd工艺。封盖绝缘结构90不限于cvd工艺，并且第二氧化硅可以通过不同于ald工艺的工艺(例如等离子体沉积工艺或涂覆工艺)形成。
119.在示例中，第一分离结构77m1还可以包括在分离间隙填充材料层中的空隙77_v1和77_v2。在示例中，在第一分离结构77m1中，空隙77_v1、77_v2可以包括被设置在第一分离竖直部分77_l中的第一空隙77_v1和被设置在第二分离竖直部分77_ua中的第二空隙77_v2。在第一分离结构77m1中，第一空隙77_v1和第二空隙77_v2可以彼此间隔开。
120.在图3a和3d中，第一分离结构77m1中的第一空隙77_v1和第二空隙77_v2的最大宽度可以大于存储器竖直结构54m中的第一空隙54m_v1和第二空隙54m_v2的最大宽度。被设置在第一分离结构77m1中的第一空隙77_v1和第二空隙77_v2中的一个在竖直方向上的长度可以大于被设置在存储器竖直结构54m中的第一空隙54m_v1和第二空隙54m_v2中的一个在竖直方向上的长度。
121.在图3b和3d中，被设置在第一分离结构77m1中的第一空隙77_v1和第二空隙77_v2的最大宽度可以大于被设置在支撑体竖直结构54s中的第一空隙54s_v1和第二空隙54s_v2的最大宽度。被设置在第一分离结构77m1中的第一空隙77_v1和第二空隙77_v2中的一个在竖直方向上的长度可以大于被设置在支撑体竖直结构54s中的第一空隙54s_v1和第二空隙54s_v2中的一个在竖直方向上的长度。
122.在图3c和3d中，第一分离结构77m1中的第一空隙77_v1和第二空隙77_v2的最大宽度可以大于被设置在第一坝竖直结构54d1中的第一空隙54d_v1和第二空隙54d_v2的最大宽度。被设置在第一分离结构77m1中的第一空隙77_v1和第二空隙77_v2中的一个在竖直方向上的长度可以大于被设置在第一坝竖直结构54d1中的第一空隙和第二空隙中的一个在竖直方向上的长度。
123.在图3a、3b和3c中，被设置在第一坝竖直结构54d1中的第一空隙54d_v1和第二空隙54d_v2的最大宽度可以大于被设置在支撑体竖直结构54s中的第一空隙54s_v1和第二空隙54s_v2的最大宽度，或者大于被设置在存储器竖直结构54m中的第一空隙54m_v1和第二空隙54m_v2的最大宽度。
124.被设置在第一坝竖直结构54d1中的第一空隙54d_v1和第二空隙54d_v2中的一个在竖直方向上的长度可以大于被设置在支撑体竖直结构54s中的第一空隙54s_v1和第二空隙54s_v2中的一个在竖直方向上的长度，或者大于被设置在存储器竖直结构54m中的第一空隙54m_v1和第二空隙54m_v2中的一个在竖直方向上的长度。
125.在以下描述中，将参照图4描述图3b中描述的支撑体竖直结构54s的彼此间隔开的第一空隙54s_v1和第二空隙54s_v2的修改的示例。
126.在修改的示例中，参考图4，支撑体竖直结构54s可以包括空隙54sv，空隙54sv被设置在间隙填充绝缘层60s中并且从第一支撑体竖直部分54s_l延伸到第二支撑体竖直部分54s_u。因此，空隙54sv的一部分可以穿透支撑体竖直结构54s的宽度变化部分54s_b的内部部分。
127.在以下描述中，将参照图5描述图3c中描述的第一坝竖直结构54d1的彼此间隔开的第一空隙54d_v1和第二空隙54d_v2的修改的示例。
128.在修改的示例中，参照图5，第一坝竖直结构54d1可以包括被设置在间隙填充绝缘层60d中并且从第一坝竖直部分54d_l延伸到第二坝竖直部分54d_u的空隙54dv。因此，空隙54dv的一部分可以穿过第一坝竖直结构54d1的宽度变化部分54d_b。
129.将参照图6描述参照图3d描述的第一分离结构77m1的彼此间隔开的第一空隙77_v1和第二空隙77_v2的修改的示例。
130.在修改的示例中，参考图6，被设置在第一分离结构77m1的分离间隙填充层中的空隙77v可以从第一坝竖直部分77_l延伸到第二坝竖直部分77_ua。因此，空隙77v的一部分可以穿透第一坝竖直结构77m1的第一宽度变化部分77_ba的内部部分。
131.在图4和6中，第一坝竖直结构77m1中的空隙77v的最大宽度可以大于支撑体竖直结构54s中的空隙54sv的最大宽度。被设置在第一坝竖直结构77m1中的空隙77v在竖直方向上的长度可以大于被设置在支撑体竖直结构54s中的空隙54sv在竖直方向上的长度。
132.在图5和6中，第一坝竖直结构77m1中的空隙77v的最大宽度可以大于第一坝竖直结构54d1中的空隙54dv的最大宽度。被设置在第一坝竖直结构77m1中的空隙77v在竖直方向上的长度可以大于被设置在第一坝竖直结构54d1中的空隙54dv在竖直方向上的长度。
133.在图4和5中，第一坝竖直结构54d1中的空隙54dv的最大宽度可以大于支撑体竖直结构54s中的空隙54sv的最大宽度。被设置在第一坝竖直结构54d1中的空隙54dv在竖直方向上的长度可以大于被设置在支撑体竖直结构54s中的空隙54sv在竖直方向上的长度。
134.将参照图7描述图1b中的坝竖直结构54d的修改的示例。
135.在修改的示例中，参照图7，坝竖直结构54da可以包括在第一方向x上延伸的一对第一线性部分54d_1a和第二线性部分54d_2a以及在第二方向y上延伸的一对第三线54d_3a和第四线54d_4a。
136.在示例中，坝竖直结构54da的第一线性部分至第四线性部分54d_1a、54d_2a、54d_3a、和54d_4a中的每个的宽度可以小于分离结构77中的每个的宽度。
137.将参考图8描述图1b中的坝竖直结构54d的修改的示例。
138.在修改的示例中，参考图8，坝竖直结构54db可以包括在第一方向x上延伸的一对第一线性部分54d_1b和第二线性部分54d_2b以及在第二方向y上延伸的一对第三线54d_3b和第四线54d_4b。
139.当在平面上观察时，分离结构77可以在第二方向y上彼此间隔开第一距离，并且第一线性部分54d_1b可以与在第二方向y上与第一线性部分54d_1b相对的分离结构77中的一个(例如，辅助分离结构77s)间隔开大于第一距离的第二距离。第二线性部分54d_2b可以与在第二方向y上与第二线性部分54d_2b相对的第二主分离结构77m2间隔开小于第一距离的第二距离。
140.将参考图9描述图1b中的坝竖直结构54d的修改的示例。
141.在修改的示例中，参考图9，坝竖直结构54dc可以包括在第一方向x上延伸的一对第一线性部分54d_1c和第二线性部分54d_2c以及在第二方向y上延伸的一对第三线54d_3c和第四线54d_4c。
142.当在平面上观察时，分离结构77可以在第二方向y上彼此间隔开第一距离，并且第一线性部分54d_1c可以与在第二方向y上与第一线性部分54d_1c相对的分离结构77中的一个(例如，辅助分离结构77s)间隔开大于第一距离的第二距离。第二线性部分54d_2c可以与
在第二方向y上与第二线性部分54d_2c相对的第二主分离结构77m2间隔开小于第一距离的第二距离。
143.在以下描述中，将参考图10至13b描述制造在示例实施例中描述的半导体器件的方法。在图10至13b中，图10是示出根据示例实施例的制造半导体器件的方法的流程图。图11a、12a和13a是沿图1b中的线i-i
′
的截面图。图11b、12b和13b是沿图1b中的线ii-ii
′
的截面图。
144.参照图1a、1b、10、11a和11b，可以形成下部结构3。下部结构3可以包括半导体衬底5、半导体衬底5上的外围电路7、覆盖半导体衬底5上的外围电路7的下绝缘层13、下绝缘层13上的图案结构16、穿透图案结构16的中间绝缘层26a和26b、以及覆盖图案结构16的外表面的外绝缘层26c。因此，可以形成外围电路7(s10)。
145.图案结构16可以包括下图案层18、在下图案层18上的中间图案层19、以及在中间图案层19上的上图案层23。中间图案层19可以包括依次堆叠的氧化硅层、氮化硅层、以及氧化硅层。下图案层18和上图案层23可以是多晶硅层。上图案层23可以包括穿透中间图案层19并且与下图案层18直接接触的部分。
146.在下部结构3上形成初步下堆叠结构st_l
′
，该初步下堆叠结构st_l
′
可以包括交替堆叠的下层间绝缘层33和初步下水平层35
′
。初步下堆叠结构st_l
′
的至少一侧可以形成为具有阶梯形状。第一封盖绝缘层90a可以形成为具有与初步下堆叠结构st_l
′
的上表面共面的上表面，并且覆盖具有阶梯形状的初步下堆叠结构st_l1v的至少一侧。
147.第一初步堆叠结构st_u1
′
可以形成在初步下堆叠结构st_l
′
上。第一初步堆叠结构st_u1
′
可以包括交替堆叠的第一层间绝缘层37和第一初步水平层39
′
。初步下水平层35
′
和第一初步水平层39
′
可以由氮化硅形成。第一初步堆叠结构st_u1
′
的至少一侧可以形成为阶梯形状。可以形成第二封盖绝缘层90b，其具有与第一初步堆叠结构st_u1
′
的上表面共面的上表面，并且覆盖具有阶梯形状的第一初步堆叠结构st_u1
′
的至少一侧。
148.可以形成穿透初步下堆叠结构st_l
′
和第一初步堆叠结构st_u1
′
的下存储器牺牲竖直结构53m、下坝牺牲竖直结构53d、下支撑体牺牲竖直结构53s和下分离牺牲竖直结构76。
149.可以同时形成下存储器牺牲竖直结构53m、下坝牺牲竖直结构53d、下支撑体牺牲竖直结构53s、和下分离牺牲竖直结构76。下存储器牺牲竖直结构53m、下坝牺牲竖直结构53d、下支撑体牺牲竖直结构53s、和下分离牺牲竖直结构76可以由相同的牺牲材料层形成。
150.参照图1a、1b、10、12a和12b，第二初步堆叠结构st_u2
′
可以形成在第一初步堆叠结构st_u1
′
上。第二初步堆叠结构st_u2
′
可以包括交替堆叠的第二层间绝缘层41和第二初步水平层43
′
。第二初步水平层43
′
可以由氮化硅形成。第二初步堆叠结构st_u2
′
的至少一侧可以形成为阶梯形状。第三封盖绝缘层90c可以形成为具有与第二初步堆叠结构st_u2
′
的上表面共面的上表面并且覆盖具有阶梯形状的第二初步堆叠结构st_u2
′
的至少一侧。
151.初步下堆叠结构st_l
′
、第一初步堆叠结构st_u1
′
、和第二初步堆叠结构st_u2
′
可以形成堆叠结构st
′
。第一封盖绝缘层至第三封盖绝缘层90a、90b和90c可以形成绝缘结构。因此，可以形成堆叠结构st
′
和绝缘结构90a、90b和90c(s20)。
152.可以形成穿透第二初步堆叠结构st_u2
′
和/或绝缘结构90a、90b和90c并且暴露下存储器牺牲竖直结构53m、下坝牺牲竖直结构53d、下支撑体牺牲竖直结构53s、和下分离牺
牲竖直结构76的上孔。可以去除暴露的下存储器牺牲竖直结构53m、暴露的下坝牺牲竖直结构53d、暴露的下支撑体牺牲竖直结构53s和暴露的下分离牺牲竖直结构76以形成下孔，并且可以形成填充下孔和上孔的结构。该结构可以是存储竖直结构54m、支撑体竖直结构54s、坝竖直结构54d、和初步分离结构76。例如，在形成下孔和上孔之后，可以依次形成共形地覆盖下孔和上孔的侧表面的数据存储结构和沟道材料层，可以形成用于部分地填充下孔和上孔的间隙填充绝缘层，并且可以在间隙填充绝缘层上形成用于填充上孔的剩余部分的焊盘材料层。
153.因此，可以同时形成存储器竖直结构54m、支撑体竖直结构54s、坝竖直结构54d、和初步分离结构76(s30)。
154.参照图1a、1b、10、13a和13b，可以形成绝缘层90d(s40)。绝缘层90d可以形成在堆叠结构st
′
和绝缘结构90a、90b和90c上。绝缘层90d可以是第四封盖绝缘层。
155.可以形成穿透绝缘层90d并且暴露初步分离结构76的开口(s50)。开口可以是参考图3d描述的上分离沟槽77t2。
156.通过蚀刻由开口暴露的初步分离结构，可以形成包括开口的分离沟槽77t(s60)。分离沟槽77t中的每个可以具有与参照图3d描述的分离沟槽77t的形状基本相同的形状。
157.分离沟槽77t可以穿透初步堆叠结构st
′
并且可以延伸到图案结构16中。由分离沟槽77t暴露的存储器单元区域mca的中间图案层可以用第一中间图案层20代替。第一中间图案层20可以由多晶硅层形成，并且保留在阶梯区域sa中的中间图案层可以称为第二中间图案层21。
158.堆叠结构st
′
的绝缘水平层的一部分可以用栅极水平层代替(s70)。绝缘水平层可以是初步下水平层35
′
、第一初步水平层39
′
、和第二初步水平层43
′
。
159.通过使用坝竖直结构54d作为蚀刻阻挡层执行蚀刻工艺，可以去除由分离沟槽77t暴露并且被设置在分离沟槽77t和坝竖直结构54d之间的初步下水平层35
′
、第一初步水平层39
′
、和第二初步水平层43
′
，以形成空的空间，并且可以形成填充该空的空间的栅极水平层35g、39g和43g。栅极水平层35g、39g和43g可以与图1a至3d中描述的相同。在初步下水平层35
′
、第一初步水平层39
′
、和第二初步水平层43
′
中，被坝竖直结构54d围绕并且保留的水平层可以被称为水平层35i、39i和43i。因此，可以形成包括栅极水平层35g、39g和43g以及绝缘水平层35i、39i和43i的水平层35、39和43。因此，可以形成包括水平层35、39和43的堆叠结构st。可以在分离沟槽77t中形成分离结构77(s80)。
160.返回参看图1a、1b、2a和2b，可以形成穿通接触插头80和栅极接触插头82。此后，可以形成第二封盖绝缘层90e。可以形成连接图案85a、85b和85c，并且可以形成位线93a和栅极连接布线93b。
161.在示例实施例中，由于存储器竖直结构54m、支撑体竖直结构54s、坝竖直结构54d、和初步分离结构76可以同时形成，所以可以提高生产率，可以增加半导体器件1的集成密度，并且可以提高半导体器件1的可靠性。
162.在示例实施例中，在通过蚀刻由分离沟槽77t暴露的初步下水平层35
′
、第一初步水平层39
′
和第二初步水平层43
′
以形成空的空间的蚀刻工艺中，坝竖直结构54d可以用作蚀刻停止层。因此，可以防止被设置在由坝竖直结构54d围绕的区域中的初步下水平层35
′
、第一初步水平层39
′
和第二初步水平层43
′
被蚀刻。因此，在第一主分离结构77m1和第二主
分离结构77m2之间，可以稳定地确保在坝竖直结构54d中限定的绝缘体堆叠区域st_ia和st_ib。因此，由于坝竖直结构54d，可以充分地确保可以设置穿通接触插头80的空间，而不增加半导体器件1的整个面积。因此，可以提高半导体器件1的集成密度。
163.在示例实施例中，在通过蚀刻由分离沟槽77t暴露的初步下水平层35
′
、第一初步水平层39
′
和第二初步水平层43
′
以形成空的空间的蚀刻工艺中，支撑体竖直结构54s和坝竖直结构54d可以防止层间绝缘层33、37和41被弯曲和变形。因此，由于支撑体竖直结构54s和坝竖直结构54d可以防止栅极水平层35g、39g和43g的一部分的栅极水平层的厚度减小，或者可以防止上述元件分离，所以可以提高半导体器件1的可靠性。
164.图14是示出根据示例实施例的包括半导体器件的数据存储系统的示图。
165.参照图14，示例实施例中的数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以由包括半导体器件1100的存储设备或包括存储设备的电子设备来实现。例如，数据存储系统1000可以由包括半导体器件1100的固态驱动设备(ssd)、通用串行总线(usb)、计算系统、医疗设备、或通信设备来实现。
166.在示例实施例中，数据存储系统1000可以由存储数据的电子系统实现。
167.半导体器件1100可以由参考图1a至13b在上述示例实施例中描述的半导体器件来实现。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。
168.在示例实施例中，第一结构1100f可以与第二结构1100s相邻设置。
169.在示例实施例中，半导体器件1100可以包括彼此接合的两个半导体芯片。例如，在半导体器件1100中，第一结构1100f可以是包括至少参考图2a和2b描述的下部结构3的外围电路7的单个半导体芯片，并且第二结构1100s可以是通过晶片接合工艺接合到第一结构1100f并且包括参考图2a和2b中的至少一个描述的堆叠结构st和存储器竖直结构54m的单个半导体芯片。例如，由第一结构1100f的铜材料形成的焊盘和由第二结构1000s的铜材料形成的焊盘可以彼此接触并接合。因此，半导体器件1100可以包括彼此接合的第一结构1100f和第二结构1100s，即彼此接合的两个半导体芯片。
170.第一结构1100f可以被配置为外围电路结构，包括解码器电路1110、页缓冲器1120、和逻辑电路1130。例如，第一结构1100f可以包括上述外围电路7(在图2a和2b中)。
171.第二结构1100s可以是存储器单元结构，其包括位线bl、公共源极线csl、字线wl、第一上栅极线和第二上栅极线ul1和ul2、第一下栅极线和第二下栅极线ll1和ll2、以及被设置在位线bl和公共源极线csl之间的存储器单元串cstr。
172.在上述示例性实施例中描述的图案结构16(图2a中)可以包括具有n型导电性的硅层18、20和23，并且具有n型导电性的硅层可以被配置为公共源极线csl。
173.在第二结构1100s中，每个存储器单元串cstr可以包括邻近公共源极线csl的下晶体管lt1和lt2、邻近位线bl的上晶体管ut1和ut2、以及被设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。在示例实施例中，可以改变下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量。
174.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。下栅极线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储器单元晶体管mct的栅电极，并且上栅极线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
175.上述栅极水平层35g、39g与43g可以形成下栅极线ll1与ll2、字线wl、以及上栅极线ul1与ul2。例如，如图3a中的第一下栅极水平层和第二下栅极水平层35g_la和35lb可以形成下栅极线ll1和ll2，栅极水平层39g和43m可以形成字线wl，并且第一上栅极水平层和第二上栅极水平层43g_ua和43g_ub可以形成上栅极线ul1和ul2。
176.在示例实施例中，下晶体管lt1及lt2可以包括彼此串联连接的下擦除控制晶体管lt1及接地选择晶体管lt2。上晶体管ut1和ut2可以包括彼此串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut1中的至少一个可以用于擦除存储于存储器单元晶体管mct中的数据的擦除操作。
177.公共源极线csl、第一和第二下栅极线ll1和ll2、字线wl、以及第一上栅极线和第二上栅极线ul1和ul2可以通过从第一结构1100f延伸到第二结构1100s的第一连接布线1115电连接到解码器电路1110。
178.第一连接布线1115可以包括上述栅极接触插头82、栅极连接布线93b、和穿通接触插头80。
179.位线bl可以通过从第一结构1100f延伸到第二结构1100s的第二连接布线1125电连接到页缓冲器1120。位线bl可以是上述位线93a(在图2a和3a中)。
180.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct中的至少一个选择存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入和输出焊盘1101与控制器1200通信。输入和输出焊盘1101可以通过从第一结构1100f延伸到第二结构1100s的输入和输出连接布线1135电连接到逻辑电路1130。
181.控制器1200可以包括处理器1210、nand控制器1220、和主机接口1230。根据示例实施例，数据存储系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制多个半导体器件1000。
182.处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定的固件操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于处理与半导体器件1100的通信的nand接口1221。可以通过nand接口1221发送用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储器单元晶体管mct中的数据、以及要从半导体器件1100的存储器单元晶体管mct读取的数据。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可响应于控制命令而控制半导体器件1100。
183.图15是示出根据示例实施例的包括半导体器件的数据存储系统的示图。
184.参照图15，示例实施例中的数据存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或多个半导体封装2003、以及dram 2004。半导体封装2003和dram 2004可以通过形成在主基板2001上的布线图案2005连接到控制器2002。
185.主基板2001可以包括连接器2006，该连接器2006包括多个耦接到外部主机的引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据诸如通用串行总线(usb)、快速外围组件互连(pci-express)、串行高级技术附件(sata)和用于通用闪存存储(ufs)的
m-phy之类的接口中的一个与外部主机通信。在示例实施例中，数据存储系统2000可以通过连接器2006由外部主机提供的电力来操作。数据存储系统2000还可以包括用于将从外部主机提供的电力分配给控制器2002和半导体封装2003的电力管理集成电路(pmic)。
186.控制器2002可以将数据写入半导体封装2003中，或者可以从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
187.dram 2004可以由缓冲存储器来实现，用于减小半导体封装2003、数据存储空间和外部主机之间的速度差异。包括在数据存储系统2000中的dram 2004也可以作为一种类型的高速缓冲存储器操作，并且可以在对半导体封装2003执行的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在数据存储系统2000中时，除了用于控制半导体封装2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
188.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以被配置为包括多个半导体芯片2200的半导体封装。半导体芯片2200中的每个可以包括参照图1a至图13b在上述示例性实施例中的一个中描述的半导体器件。
189.第一和第二半导体封装2003a和2003b中的每个可以包括封装基板2100、封装基板2100上的半导体芯片2200、被设置在半导体芯片2200中的每个的下表面上的粘合剂层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及覆盖封装基板2100上的半导体芯片2200和连接结构2400的模制层2500。
190.封装基板2100可以由包括封装上焊盘2130的印刷电路板实现。半导体芯片2200中的每个可以包括输入和输出焊盘2210。
191.在示例实施例中，连接结构2400可以被配置为将输入和输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构而不是通过接合线方法的连接结构2400彼此电连接。
192.在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在与主基板2001不同的内插器基板上，并且控制器2002可以通过形成在内插器基板上的布线连接到半导体芯片2200。
193.图16是示出根据示例实施例的半导体封装的截面图。图16示出图15中所示的半导体封装2003的示例性实施例，并且示出沿线iii-iii
′
截取的图15中所示的半导体封装2003的截面区域。
194.参照图16，在半导体封装2003中，封装基板2100可以被配置为印刷电路板。封装基板2100可以包括封装基板主体部分2120、被设置在封装基板主体部分2120的上表面上的封装上焊盘2130、被设置在封装基板主体部分2120的下表面上或通过下表面暴露的下焊盘2125、以及将封装上焊盘2130电连接到封装基板主体部分2120中的下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。如图16所示，下焊盘2125可以通过导电连接部分2800连接到数据存储系统2000的主基板2001的布线图案2005。
195.半导体芯片2200中的每个可以包括半导体衬底3010以及在半导体衬底3010上依
次堆叠的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围布线3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的存储器沟道结构3220以及分离结构3230、电连接到存储器沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线wl(图14中)的栅极连接布线93b(图2a中)。第一结构3100可以包括图14中所示的第一结构1100f，并且第二结构3200可以包括图14中所示的第二结构1100s。
196.半导体芯片2200中的每个可以包括电连接到第一结构3100的外围布线3110并且延伸到第二结构3200中的穿通布线3245。穿通布线3245可以穿透栅极堆叠结构3210并且可以被设置在栅极堆叠结构3210的外侧上。
197.半导体芯片2200中的每个还可以包括电连接到第一结构3100的外围布线3110并且延伸到第二结构3200中的输入和输出连接布线3265，以及电连接到输入和输出连接布线3265的输入和输出焊盘2210。
198.在图16中，由参考数字“1”表示的半导体器件1的放大部分表示可以修改图16中所示的半导体芯片2200以包括图2a中所示的截面结构。因此，半导体芯片2200中的每个可以包括在上述示例实施例中参照图1a至13b描述的半导体器件1。
199.根据上述示例实施例，可以提供一种可以提高集成密度和可靠性的器件。
200.作为本领域的传统，实施例可以根据执行所描述的一个或多个功能的块来描述和说明。这些块在这里可以被称为单元或模块等，其物理上由模拟和/或数字电路实现，例如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件驱动。例如，电路可以在一个或多个半导体芯片中实现，或者在诸如印刷电路板等的基板支撑上实现。构成块的电路可以由专用硬件、或由处理器(例如，一个或多个编程的微处理器和相关电路)、或由执行该块的一些功能的专用硬件和执行该块的其它功能的处理器的组合来实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理地分离为两个或多个相互作用的和离散的块。同样，在不脱离本公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。实施例的方面可以通过存储在非暂时性存储介质内并且由处理器执行的指令来实现。
201.尽管上面已经说明和描述了示例性实施例，但是对于本领域技术人员来说显而易见的是，在不背离由所附权利要求限定的本公开的范围的情况下，可以进行修改和变化。

技术特征：
1.一种半导体器件，包括：下部结构，所述下部结构包括外围电路；堆叠结构，所述堆叠结构包括交替堆叠在所述下部结构上的层间绝缘层和水平层，其中所述堆叠结构被设置在存储器单元区域和与所述存储器单元区域相邻的阶梯区域中，并且所述堆叠结构在所述阶梯区域中具有阶梯形状；封盖绝缘结构，所述封盖绝缘结构覆盖所述下部结构上的所述堆叠结构；第一坝竖直结构，所述第一坝竖直结构在所述阶梯区域中穿透所述堆叠结构并且延伸到所述封盖绝缘结构中，其中所述第一坝竖直结构将所述堆叠结构划分为栅极堆叠区域和绝缘体堆叠区域，并且在所述水平层中，被设置在所述栅极堆叠区域中的水平层是栅极水平层，被设置在所述绝缘体堆叠区域中的水平层是绝缘水平层；存储器竖直结构，所述存储器竖直结构在所述存储器单元区域中穿透所述栅极堆叠区域；支撑体竖直结构，所述支撑体竖直结构在所述阶梯区域中穿透所述栅极堆叠区域并且延伸到所述封盖绝缘结构中；以及多个分离结构，所述多个分离结构穿透所述栅极堆叠区域并且延伸到所述封盖绝缘结构中，其中：所述分离结构中的至少一个包括：第一侧表面、不与所述第一侧表面垂直对齐的第二侧表面、以及从所述第一侧表面延伸到所述第二侧表面的连接侧表面，以及所述分离结构的所述连接侧表面被设置在比所述堆叠结构的所述栅极水平层的最上栅极水平层的水平高的水平上。2.根据权利要求1所述的半导体器件，其中所述连接侧表面的至少一部分被设置在与所述存储器竖直结构、所述支撑体竖直结构、和所述第一坝竖直结构中的至少一个的上表面的水平相同的水平上。3.根据权利要求1所述的半导体器件，其中：所述存储器竖直结构、所述支撑体竖直结构、和所述第一坝竖直结构具有彼此共面的上表面，以及所述连接侧表面的至少一部分被设置在与所述存储器竖直结构、所述支撑体竖直结构、和所述第一坝竖直结构的上表面的水平相同的水平上。4.根据权利要求1所述的半导体器件，其中所述存储器竖直结构、所述支撑体竖直结构、和所述第一坝竖直结构中的每个包括：间隙填充绝缘层；沟道材料层，所述沟道材料层覆盖所述间隙填充绝缘层的外表面和底表面；第一介电层，所述第一介电层覆盖所述沟道材料层的外表面和底表面；数据存储材料层，所述数据存储材料层覆盖所述第一介电层的外表面和底表面；第二介电层，所述第二介电层覆盖所述数据存储材料层的外表面和底表面；以及焊盘材料层，所述焊盘材料层在所述间隙填充绝缘层上。5.根据权利要求4所述的半导体器件，其中：所述存储器竖直结构还包括被设置在所述存储器竖直结构的间隙填充绝缘层中的空隙，
作为所述分离结构中的一个的第一分离结构具有在第一水平方向上延伸的线性形状，所述第一分离结构包括分离间隙填充材料层和被设置在所述分离间隙填充材料层中的空隙，以及所述第一分离结构的空隙的最大宽度大于所述存储器竖直结构的空隙的最大宽度。6.根据权利要求4所述的半导体器件，其中：所述支撑体竖直结构还包括被设置在所述支撑体竖直结构的间隙填充绝缘层中的空隙，作为所述分离结构中的一个的第一分离结构具有在第一水平方向上延伸的线性形状，所述第一分离结构包括分离间隙填充材料层和被设置在所述分离间隙填充材料层中的空隙，以及所述第一分离结构的空隙的最大宽度大于所述支撑体竖直结构的空隙的最大宽度。7.根据权利要求4所述的半导体器件，其中：所述第一坝竖直结构还包括被设置在所述第一坝竖直结构的间隙填充绝缘层中的空隙，作为所述分离结构中的一个的第一分离结构具有在第一水平方向上延伸的线性形状，所述第一分离结构包括分离间隙填充材料层和被设置在所述分离间隙填充材料层中的空隙，以及所述第一分离结构的空隙的最大宽度大于所述第一坝竖直结构的空隙的最大宽度。8.根据权利要求4所述的半导体器件，其中：所述存储器竖直结构还包括被设置在所述存储器竖直结构的间隙填充绝缘层中的空隙，作为所述分离结构中的一个的第一分离结构具有在第一水平方向上延伸的线性形状，所述第一分离结构包括分离间隙填充材料层和被设置在所述分离间隙填充材料层中的空隙，以及所述第一分离结构的空隙在竖直方向上的长度大于所述存储器竖直结构的空隙在竖直方向上的长度。9.根据权利要求1所述的半导体器件，其中：所述分离结构包括主分离结构和被设置在所述主分离结构之间的辅助分离结构，所述主分离结构和所述辅助分离结构中的至少一个具有在第一水平方向上延伸的线性形状，所述主分离结构中的每个具有在所述第一水平方向上延伸、与所述堆叠结构交叉、并且在垂直于所述第一水平方向的第二水平方向上划分所述堆叠结构的线性形状，以及在所述阶梯区域中，所述第一坝竖直结构被设置在所述主分离结构中的在所述第二水平方向上彼此相邻的一对主分离结构之间。10.根据权利要求1所述的半导体器件，还包括：位线接触插头；以及位线，所述位线在所述位线接触插头上电连接到所述位线接触插头，其中：所述位线接触插头在所述存储器竖直结构上与所述存储器竖直结构接触，并且所述位线接触插头的侧表面被所述封盖绝缘结构围绕，以及
所述支撑体竖直结构的整个上表面和所述第一坝竖直结构的整个上表面与所述封盖绝缘结构接触。11.根据权利要求1所述的半导体器件，还包括：穿通接触插头，所述穿通接触插头在所述阶梯区域中穿透所述堆叠结构的绝缘体堆叠区域并且延伸到所述封盖绝缘结构中；栅极接触插头，所述栅极接触插头被设置在所述阶梯区域中的所述堆叠结构的所述栅极堆叠区域上并且延伸到所述封盖绝缘结构中；以及栅极连接布线，所述栅极连接布线将所述穿通接触插头电连接到所述栅极接触插头，其中：所述下部结构包括外围电路，以及所述穿通接触插头电连接到所述外围电路。12.根据权利要求1所述的半导体器件，其中：所述堆叠结构包括：第一堆叠结构；以及第二堆叠结构，所述第二堆叠结构在所述第一堆叠结构上，所述第一堆叠结构包括交替堆叠的第一层间绝缘层和第一水平层，所述第二堆叠结构包括交替堆叠的第二层间绝缘层和第二水平层，在所述第一层间绝缘层和所述第一水平层中，最上层是第一最上层间绝缘层，最下层是第一最下层间绝缘层，在所述第二层间绝缘层和所述第二水平层中，最上层是第二最上层间绝缘层，最下层是第二最下层间绝缘层，所述存储器竖直结构包括穿透所述第一堆叠结构的第一存储器竖直部分以及穿透所述第二堆叠结构的第二存储器竖直部分，所述第一存储器竖直部分的与所述第二存储器竖直部分相邻的上部区域的宽度大于所述第二存储器竖直部分的与所述第一存储器竖直部分相邻的下部区域的宽度，所述支撑体竖直结构包括穿透所述第一堆叠结构的第一支撑体竖直部分和穿透所述第二堆叠结构的至少一部分并且延伸到所述封盖绝缘结构中的第二支撑体竖直部分，所述第一支撑体竖直部分的与所述第二支撑体竖直部分相邻的上部区域的宽度大于所述第二支撑体竖直部分的与所述第一支撑体竖直部分相邻的下部区域的宽度，所述第一坝竖直结构包括穿透所述第一堆叠结构的第一坝竖直部分和穿透所述第二堆叠结构的至少一部分并且延伸到所述封盖绝缘结构中的第二坝竖直部分，所述第一坝竖直部分的与所述第二坝竖直部分相邻的上部区域的宽度大于所述第二坝竖直部分的与所述第一坝竖直部分相邻的下部区域的宽度，所述分离结构中的至少一个包括穿透所述第一堆叠结构的第一分离竖直部分、穿透所述第二堆叠结构的至少一部分并且延伸到所述封盖绝缘结构中的第二分离竖直部分、以及在所述第二分离竖直部分上的上竖直部分，所述第一分离竖直部分的与所述第二分离竖直部分相邻的上部区域的宽度大于所述第二分离竖直部分的与所述第一分离竖直部分相邻的下部区域的宽度，以及所述第二分离竖直部分的与所述上竖直部分相邻的上部区域的宽度大于所述上竖直
部分的与所述第二分离竖直部分相邻的下部区域的宽度。13.根据权利要求12所述的半导体器件，还包括：第二坝竖直结构，所述第二坝竖直结构与所述第一坝竖直结构间隔开，并且在所述阶梯区域中比所述第一坝竖直结构更远离所述存储器单元区域，其中所述第二坝竖直结构包括与所述第一坝竖直结构的材料相同的材料。14.根据权利要求12所述的半导体器件，还包括：图案结构，所述图案结构被设置在所述堆叠结构和所述下部结构之间，其中所述图案结构包括：下图案层；第一中间图案层，所述第一中间图案层在所述下图案层上；第二中间图案层，所述第二中间图案层在所述下图案层上与所述第一中间图案层间隔开；以及上图案层，所述上图案层覆盖所述下图案层上的所述第一中间图案层和所述第二中间图案层，其中：所述下图案层包括第一硅层，所述第一中间图案层包括第二硅层，所述上图案层包括第三硅层，所述第二中间图案层包括介电材料层，所述存储器竖直结构、所述支撑体竖直结构、和所述第一坝竖直结构中的每个包括：间隙填充绝缘层；沟道材料层，所述沟道材料层覆盖所述间隙填充绝缘层的外表面和底表面；数据存储结构，所述数据存储结构覆盖所述沟道材料层的外表面和底表面；以及焊盘材料层，所述焊盘材料层在所述间隙填充绝缘层上，所述存储器竖直结构穿透所述上图案层和所述第一中间图案层并且延伸到所述下图案层中，所述第一中间图案层穿透所述存储器竖直结构的数据存储结构并且与所述存储器竖直结构的沟道材料层接触，所述支撑体竖直结构与所述第一坝竖直结构穿透所述上图案层和所述第二中间图案层并且延伸到所述下图案层中，以及所述第二中间图案层与所述支撑体竖直结构和所述第一坝竖直结构的沟道材料层间隔开。15.一种半导体器件，包括：下部结构；堆叠结构，所述堆叠结构包括交替堆叠在所述下部结构上的层间绝缘层和水平层，其中所述堆叠结构被设置在存储器单元区域和与所述存储器单元区域相邻的阶梯区域中，所述堆叠结构在所述阶梯区域中具有阶梯形状，并且所述堆叠结构包括栅极堆叠区域和绝缘体堆叠区域；封盖绝缘结构，所述封盖绝缘结构覆盖所述下部结构上的所述堆叠结构；存储器竖直结构，所述存储器竖直结构在所述存储器单元区域中穿透所述栅极堆叠区
域；支撑体竖直结构，所述支撑体竖直结构在所述阶梯区域中穿透所述栅极堆叠区域并且延伸到所述封盖绝缘结构中；坝竖直结构，所述坝竖直结构穿透所述堆叠结构的所述栅极堆叠区域和所述绝缘体堆叠区域之间的区域；以及多个分离结构，所述多个分离结构穿透所述栅极堆叠区域并且延伸到所述封盖绝缘结构中，其中：所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构具有彼此共面的上表面，所述分离结构包括第一分离结构，所述第一分离结构包括分离间隙填充材料层和所述分离间隙填充材料层中的空隙，所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构中的每个包括：间隙填充绝缘层；沟道材料层，所述沟道材料层覆盖所述间隙填充绝缘层的外表面和底表面；第一介电层，所述第一介电层覆盖所述沟道材料层的外表面和底表面；数据存储材料层，所述数据存储材料层覆盖所述第一介电层的外表面和底表面；第二介电层，所述第二介电层覆盖所述数据存储材料层的外表面和底表面；以及焊盘材料层，所述焊盘材料层在所述间隙填充绝缘层上，所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构中的至少一个包括空隙，以及所述分离间隙填充材料层中的空隙的最大宽度大于所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构中的至少一个的间隙填充绝缘层的空隙的最大宽度。16.根据权利要求15所述的半导体器件，其中所述分离间隙填充材料层中的空隙在竖直方向上的长度大于所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构中的至少一个的间隙填充绝缘层中的空隙在竖直方向上的长度。17.根据权利要求16所述的半导体器件，还包括：穿通接触插头，所述穿通接触插头穿透所述绝缘体堆叠区域，其中：在平面上，所述坝竖直结构具有四边形环形或类似于四边形的环形，包括彼此平行的第一线性部分和彼此平行的第二线性部分，所述堆叠结构包括交替堆叠的层间绝缘层和水平层，在所述水平层中，被设置在所述栅极堆叠区域中的水平层是栅极水平层，被设置在所述绝缘体堆叠区域中的水平层是绝缘水平层，所述下部结构包括外围电路，所述穿通接触插头电连接到所述外围电路，以及所述第一线性部分和所述第二线性部分中的每个的宽度大于所述存储器竖直结构的宽度。18.根据权利要求15所述的半导体器件，还包括：图案结构，所述图案结构被设置在所述堆叠结构和所述下部结构之间，其中所述图案结构包括：
下图案层；第一中间图案层，所述第一中间图案层在所述下图案层上；第二中间图案层，所述第二中间图案层在所述下图案层上与所述第一中间图案层间隔开；以及上图案层，所述上图案层覆盖所述下图案层上的所述第一中间图案层和所述第二中间图案层，其中：所述下图案层包括第一硅层，所述第一中间图案层包括第二硅层，所述上图案层包括第三硅层，所述第二中间图案层包括介电材料层，所述存储器竖直结构穿透所述上图案层和所述第一中间图案层并且延伸到所述下图案层中，所述第一中间图案层穿透所述存储器竖直结构的数据存储材料层并且与所述存储器竖直结构的沟道材料层接触，所述支撑体竖直结构与所述坝竖直结构穿透所述上图案层和所述第二中间图案层并且延伸到所述下图案层中，以及所述第二中间图案层与所述支撑体竖直结构和所述坝竖直结构的沟道材料层间隔开。19.一种数据存储系统，包括：主基板；半导体器件，所述半导体器件在所述主基板上；以及控制器，所述控制器电连接到所述主基板上的半导体器件，其中所述半导体器件包括：下部结构，所述下部结构包括外围电路；堆叠结构，所述堆叠结构包括交替堆叠在所述下部结构上的层间绝缘层和水平层，其中所述堆叠结构被设置在存储器单元区域和与所述存储器单元区域相邻的阶梯区域中，并且所述堆叠结构在所述阶梯区域中具有阶梯形状；封盖绝缘结构，所述封盖绝缘结构覆盖所述下部结构上的所述堆叠结构；坝竖直结构，所述坝竖直结构在所述阶梯区域中穿透所述堆叠结构并且延伸到所述封盖绝缘结构中，其中所述坝竖直结构将所述堆叠结构划分为栅极堆叠区域和绝缘体堆叠区域，并且在所述水平层中，被设置在所述栅极堆叠区域中的水平层是栅极水平层，被设置在所述绝缘体堆叠区域中的水平层是绝缘水平层；存储器竖直结构，所述存储器竖直结构在所述存储器单元区域中穿透所述栅极堆叠区域；支撑体竖直结构，所述支撑体竖直结构在所述阶梯区域中穿透所述栅极堆叠区域并且延伸到所述封盖绝缘结构中；以及多个分离结构，所述多个分离结构穿透所述栅极堆叠区域并且延伸到所述封盖绝缘结构中，其中：所述分离结构中的至少一个包括：第一侧表面、不与所述第一侧表面垂直对齐的第二侧表面、以及从所述第一侧表面延伸到所述第二侧表面的连接侧表面，以及所述分离结构的所述连接侧表面被设置在比所述堆叠结构的所述栅极水平层的最上
栅极水平层的水平高的水平上。20.根据权利要求19所述的数据存储系统，其中：所述存储器竖直结构、所述支撑体竖直结构、以及所述坝竖直结构具有彼此共面的上表面，所述连接侧表面的至少一部分被设置在与所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构的上表面的水平相同的水平上，所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构中的每个包括：间隙填充绝缘层；沟道材料层，所述沟道材料层覆盖所述间隙填充绝缘层的外表面和底表面；第一介电层，所述第一介电层覆盖所述沟道材料层的外表面和底表面；数据存储材料层，所述数据存储材料层覆盖所述第一介电层的外表面和底表面；第二介电层，所述第二介电层覆盖所述数据存储材料层的外表面和底表面；以及焊盘材料层，所述焊盘材料层在所述间隙填充绝缘层上，所述分离结构包括第一分离结构，所述第一分离结构包括分离间隙填充材料层和被设置在所述分离间隙填充材料层中的空隙，所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构中的至少一个包括空隙，以及所述分离间隙填充材料层中的空隙的最大宽度大于所述存储器竖直结构、所述支撑体竖直结构、和所述坝竖直结构中的至少一个的间隙填充绝缘层的空隙的最大宽度。

技术总结
一种半导体器件，包括下部结构和堆叠结构，该堆叠结构具有交替堆叠在下部结构上的层间绝缘层和水平层。第一坝竖直结构穿透堆叠结构。第一坝竖直结构将堆叠结构划分为栅极堆叠区域和绝缘体堆叠区域。水平层包括栅极堆叠区域中的栅极水平层和绝缘体堆叠区域中的绝缘水平层。存储器竖直结构和支撑体竖直结构穿透栅极堆叠区域。分离结构穿透栅极堆叠区域。一个分离结构包括第一侧表面、不与第一侧表面垂直的第二侧表面、以及从第一侧表面延伸到第二侧表面的连接侧表面。连接侧表面高于栅极水平层的最上栅极水平层。层的最上栅极水平层。层的最上栅极水平层。


技术研发人员：林根元 姜珉准 朴昞坤 申重植
受保护的技术使用者：三星电子株式会社
技术研发日：2021.09.07
技术公布日：2022/3/8