一种基于单端电压灵敏放大器结构的多端口寄存器堆的制作方法

1.本发明涉及微处理器的多端口寄存器堆技术领域，特别是涉及一种基于单端电压灵敏放大器结构的多端口寄存器堆。


背景技术：

2.超标量微处理器中的寄存器堆(register file，rf)需要多个端口同时进行读出和写入操作。为了满足性能需求，通常需要定制多个读和写端口的存储阵列(bitcell)来搭建实现，并且采用动态多米诺结构来提升读数据性能。然而随着处理器架构的进一步改进，对寄存器堆端口的数量和条目数的需求进一步增加，虽然满足了系统的需求，但却导致制约了寄存器堆本身的性能和物理可实现性。为提高处理器的性能必须给出更优的寄存器堆设计方法，来解决多端口和多条目数的问题。
3.随着端口数的增加，bitcell的面积越来越大，进一步影响字线(wordline)的线负载；先进工艺的影响，底层线电阻恶化，版图设计难度提高；条目数增加，读位线(bitline)负载越来越大，二级动态线或的结构，已经不能满足设计需求。针对以上的情况，业界通常采用复用阵列拆分端口的方法来降低单个阵列的设计难度，但会开销更多的阵列面积，增加上层设计的难度；还有采用时分复用压缩端口数量的设计方法，一拍内完成多次读和多次写，但会引入更复杂的控制设计，影响寄存器堆单体性能及带来可靠性问题，导致好处并不明显。因此，需要更有效的设计方法，来满足应用需求。


技术实现要素：

4.本发明所要解决的技术问题是提供一种基于单端电压灵敏放大器结构的多端口寄存器堆实现方法，满足多个端口同时读写的需求及一拍内实现读和写操作的需求，实现了多端口高性能寄存器堆设计，提升了性能的同时降低了动态功耗。
5.本发明解决其技术问题所采用的技术方案是：提供一种基于单端电压灵敏放大器结构的多端口寄存器堆，包括：存储单元阵列、读地址译码器、写地址译码器、读数据通路和写数据通路；所述存储单元阵列由交叉耦合反相器对构成存储节点，同时具备多个写端口和多个读端口；所述读地址译码器和写地址译码器均采用全静态逻辑实现；所述读数据通路采用单端电压灵敏放大器和rs锁存器结构实现读操作，通过放大摆幅信号达到快速读出有效数据的目的；所述写数据通路采用分割写位线的方式进行写数据的分块驱动。
6.所述存储单元阵列的每个写端口为由3个晶体管组成的单端写口，用于保证强
‘0’
写入存储节点正点和反点来实现写
‘0’
和写
‘1’
操作。
7.所述存储单元阵列的每个读端口为由2个晶体管组成的下拉结构单端读口，在结构上与存储节点隔离，并且多个读端口平均挂在存储节点的正点和反点。
8.所述读地址译码器包含：动态差分读地址生成模块、动态读使能窄脉宽生成模块、静态逻辑全译码模块、预充时钟和放大器使能生成模块；所述动态差分读地址生成模块通过正沿时钟门控latch生成差分动态地址信号，用于后续读地址译码；所述动态读使能窄脉
宽生成模块通过正沿时钟门控latch生成动态读使能，并经过脉冲信号生成器生成窄脉宽读使能，参与后续读地址译码；所述静态逻辑全译码模块将差分动态地址信号和窄脉宽读使能经过静态逻辑完成全译码，最终生成窄脉宽读字线，开启任意一个条目，进行存储阵列的读操作；所述预充时钟和放大器使能生成模块将输入读使能通过正沿时钟门控latch生成预充信号，所述预充信号通过延时门控单元生成灵敏放大器使能信号。
9.所述读数据通路包括单端电压灵敏放大器和rs锁存器；所述单端电压灵敏放大器由参考电压生成器和高分辨率电压锁存型电压灵敏放大器构成，所述高分辨率电压锁存型电压灵敏放大器的差分输入信号一端接读口位线，另一端接所述参考电压生成器；所述rs锁存器由静态或非门搭建，配合所述单端电压灵敏放大器将读出的脉冲信号延展并保持至下一次读操作。
10.所述单端电压灵敏放大器采用共享电荷的方式实现固定的参考电压，结合bitline上的放电情况，形成的电压摆幅差，通过所述单端电压灵敏放大器放大输出，用于完成读0或者读1操作的。
11.所述写地址译码器包括动态差分写地址生成模块、动态写使能窄脉宽生成模块、静态逻辑全译码模块；所述动态差分写地址生成模块将输入写地址先由寄存器锁存一拍，再通过负沿时钟门控latch生成差分动态地址信号，用于后续写地址译码；所述动态写使能窄脉宽生成模块将输入写使能先由寄存器锁存一拍，再通过负沿时钟门控latch生成动态写使能，并经过脉冲信号生成器生成窄脉宽写使能，参与后续写地址译码；所述静态逻辑全译码模块将差分动态地址信号和窄脉宽写使能经过静态逻辑完成全译码，最终生成写字线，开启任意一个条目，进行存储阵列的写操作。
12.有益效果
13.由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明存储单元(bitcell)阵列由含n个读口和n个写口的定制bitcell组成，读管和存储节点隔离可实现多个端口同时读的功能。读地址译码器采用门控latch将静态地址锁存并转换为动态信号，经静态逻辑译码产生读地址信号，读使能经过门控latch及窄脉冲生成模块后生成窄脉宽使能与读地址信号与生成窄脉宽读wordline，控制存储阵列在上半拍内完成读操作。使用窄脉宽的方法相比传统方法一方面可节省动态buffer带来的时钟功耗，另一方面可更有效的避免当拍读写冲突问题。同时窄脉宽配合灵敏放大器实现的低摆幅信号放大，可有效降低bitline放电功耗。读数据通路采用单端电压锁存型电压灵敏放大器替代原动态多米诺线或逻辑，有效提高读出速度，读出的数据经过rs锁存器锁存后送出，完成多端口寄存器堆的读操作。写地址译码器采用负沿门控latch将静态地址锁存并转换为动态信号，经静态逻辑译码产生写地址信号，写使能信号同样经负沿门控latch并参与译码生成最终的写wordline，控制存储阵列在下半拍内完成写操作。写数据通路采用单端写数据及分割位线的方法，单端写数据有效降低了寄存器堆的布线数量。分割位线的方法减少长线电阻，确保数据更容易写入存储单元。采用以上方法实现的多端口寄存器堆具有高性能、低功耗、多端口同时读写、读写一拍内完成等特点，适用于高性能微处理器应用。
附图说明
14.图1是本发明实施方式的结构示意图；
15.图2是本发明实施方式中存储单元的结构示意图；
16.图3是本发明实施方式中读地址译码器的电路图；
17.图4是本发明实施方式中读数据通路的电路图；
18.图5是本发明实施方式中写地址译码器的电路图；
19.图6是本发明实施方式中写数据通路的电路图；
20.图7是本发明实施方式中单端电压灵敏放大器的结构示意图；
21.图8是本发明实施方式的读写时序图。
具体实施方式
22.下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本技术所附权利要求书所限定的范围。
23.本发明的实施方式涉及一种基于单端电压灵敏放大器结构的多端口寄存器堆，包括：存储单元阵列、读地址译码器、写地址译码器、读数据通路和写数据通路；所述存储单元阵列由交叉耦合反相器对构成存储节点，同时具备多个写端口和多个读端口；所述读地址译码器和写地址译码器均采用全静态逻辑实现；所述读数据通路采用单端电压灵敏放大器和rs锁存器结构实现读操作；所述写数据通路采用分割写位线的方式进行写数据的分块驱动。
24.具体如图1所示，该多端口的寄存器堆由6r6w的bitcell阵列、读地址译码器、读数据通路、写地址译码器、写数据通路组成。bitcell阵列分成上、下、左、右四个array，目的为让wordline和bitline都从中间驱动，减小线电阻对时序的影响。横向中间为读地址译码器和写地址译码器，按照端口数量读写各6套。纵向中间为读数据通路和写数据通路，同样每个端口各一套。写地址译码器经过多级译码生成写wordline，写数据经过分级驱动反相传至写bitline，写入存储单元。读地址译码器经过多级译码生成窄脉宽读wordline，控制读下拉管对读bitline放电，低摆幅信号由电压灵敏放大器锁存并放大至全摆幅信号，由rs锁存器锁存并输出。
25.本实施方式中的存储单元阵列的每个写端口为由3个晶体管组成的单端写口，用于保证强
‘0’
写入存储节点正点和反点来实现写
‘0’
和写
‘1’
操作；所述存储单元阵列的每个读端口为由2个晶体管组成的下拉结构单端读口，在结构上与存储节点隔离，并且多个读端口平均挂在存储节点的正点和反点。
26.如图2所示，该bitcell为交叉耦合反相器对结构，在端口上具备6读6写的端口数量，在结构上读写分开，可实现对同一地址bitcell多个端口同时读的需求和对不同地址bitcell多个端口同时写的需求，也支持一拍内同时读写的需求。其中，每套写口由3个晶体管组成，为单端结构，非差分结构，包括2个传输管和1个下拉管，此结构可通过对存储正反点写强
‘0’
，高可靠的完成写0和写1操作。每套读口由2个晶体管组成，为单端结构非差分结构，包括1个传输管和1个下拉管，读管和存储节点隔离，避免读操作对存储数据的干扰，通过对读bitline放点完成读操作。读口平均挂在存储正反点，确保正反节点的负载一致，保证bitcell的对称性，提高噪声容限。
27.所述读地址译码器包含：动态差分读地址生成模块、动态读使能窄脉宽生成模块、静态逻辑全译码模块、预充时钟和放大器使能生成模块；所述动态差分读地址生成模块通过正沿时钟门控latch生成差分动态地址信号，用于后续读地址译码；所述动态读使能窄脉宽生成模块通过正沿时钟门控latch生成动态读使能，并经过脉冲信号生成器生成窄脉宽读使能，参与后续读地址译码；所述静态逻辑全译码模块将差分动态地址信号和窄脉宽读使能经过静态逻辑完成全译码，最终生成窄脉宽读字线，开启任意一个条目，进行存储阵列的读操作；所述预充时钟和放大器使能生成模块将输入读使能通过正沿时钟门控latch生成预充信号，所述预充信号通过延时门控单元生成灵敏放大器使能信号。其中，脉冲信号生成器将输入信号经过延时单元后取反在和输入信号做逻辑与生成窄脉宽信号。该脉冲信号生成器生成窄脉冲的逻辑均采用静态逻辑，并且其窄脉宽的脉宽是由逻辑延时来实现，是固定脉宽，设计中需结合bitline的放电速度及电压灵敏放大器的电压差分辨率来确定，需考虑工艺偏差的影响，确保各条件下设计的可靠性。延时门控单元将所述预充信号和时钟信号做多级逻辑与并经过延时单元生成灵敏放大器使能信号。
28.如图3所示，该电路结构由门控latch和全部静态逻辑单元搭建实现。读使能通过脉冲生成器生成窄脉宽使能信号参与地址全译码生成窄脉宽读wordline，地址全译码的好处可严格控制wordline信号的一致性，可提高读可靠性。窄脉宽读wordline技术相比传统的动态电路结构，一方面大大节省了时钟功耗，另一方面可有效规避一拍内读后写的冲突问题。由读使能生成的自定时预充时钟控制整个阵列读bitline和灵敏放大器的预充复位。由读使能通过灵敏放大器使能生成器，生成控制电压灵敏放大器开启的使能(fire)信号。
29.所述读数据通路包括单端电压灵敏放大器和rs锁存器；如图7所示，所述单端电压灵敏放大器由参考电压生成器和高分辨率电压锁存型电压灵敏放大器构成，所述高分辨率电压锁存型电压灵敏放大器的差分输入信号一端接读口位线，另一端接所述参考电压生成器，其中，电压锁存型电压灵敏放大器为传统结构，其根据实际设计完成尺寸和负载的匹配，生成稳定的参考电压，确保灵敏放大器正确完成读
‘0’
和读
‘1’
；所述rs锁存器由静态或非门搭建，配合所述单端电压灵敏放大器将读出的脉冲信号延展并保持至下一次读操作。所述单端电压灵敏放大器采用共享电荷的方式实现固定的参考电压，结合bitline上的放电情况，形成的电压摆幅差，通过所述单端电压灵敏放大器放大输出，用于完成读0或者读1操作的。
30.如图4所示，该电路结构采用单端电压灵敏放大器+rs结构，替代了传统的多级动态多米诺线或+catcher1结构。通过放大低摆幅信号，达到快速读出有效数据的目的，从本质上解决了因端口数增加、条目数增加导致的读bitline重负载的问题，可明显提升寄存器堆的性能。并且在版图实现上可进一步简化逻辑，压缩版图面积。
31.本实施方式中读地址译码器中地址和读使能均由正沿时钟(ck)门控latch转换为动态信号，其中读使能再经过脉冲信号生成器，生成窄脉宽使能，并和地址一起进行静态逻辑译码，最终生成窄脉宽读wordline信号，结合电压灵敏放大器，在上半拍完成读操作。窄脉宽wordline和周期无关是固定脉宽信号，可有效控制并防止一拍内读后写的冲突问题。读地址译码器采用了全静态逻辑，相比采用动态电路的设计方法，节省了大量的时钟功耗和动态功耗，并且提高了可靠性。
32.所述写地址译码器包括动态差分写地址生成模块、动态写使能窄脉宽生成模块、
静态逻辑全译码模块；所述动态差分写地址生成模块将输入写地址先由寄存器锁存一拍，再通过负沿时钟门控latch生成差分动态地址信号，用于后续写地址译码；所述动态写使能窄脉宽生成模块将输入写使能先由寄存器锁存一拍，再通过负沿时钟门控latch生成动态写使能，并经过脉冲信号生成器生成窄脉宽写使能，参与后续写地址译码；所述静态逻辑全译码模块将差分动态地址信号和窄脉宽写使能经过静态逻辑完成全译码，最终生成写字线，开启任意一个条目，进行存储阵列的写操作。
33.如图5所示，写地址译码器由dff、门控latch和全部静态逻辑单元搭建实现。写使能通过写使能脉冲生成器生成使能信号参与地址全译码生成写wordline，地址全译码的好处可严格控制wordline信号的一致性，可提高写可靠性。写地址译码器中地址和写使能均由负沿时钟(nck)门控latch转换为动态信号，其中写使能再经过脉冲信号生成器，生成窄脉宽使能，并和地址一起进行静态逻辑译码，最终生成窄脉宽写wordline信号，在下半拍完成读操作。窄脉宽wordline和周期相关，脉宽随频率变化。写地址译码器同样采用了全静态逻辑，相比采用动态电路的设计方法，节省了大量的时钟功耗，并且提高了可靠性。
34.如图6所示，写数据通路的电路结构采用分割写bitline的方式，形成local-bitline和global-bitline。分级分块驱动的方式有效减少线电阻对写操作的影响，可有效降低写数据setup和hold的要求。并且采用下半拍写的结构，数据通路具备1拍半的时间，可用于数据预处理，数据站台可放于外部模块内。
35.图8为本实施方式的多端口寄存器堆读写时序图：在仿真中要确保预充时钟包住读wordline，读写wordline不能用重叠引起读写冲突问题，重点关注写数据的setup和hold要求。
36.不难发现，采用以上方法实现的多端口寄存器堆具有高性能、低功耗、多端口同时读写、读写一拍内完成等特点，适用于高性能微处理器应用。

技术特征：
1.一种基于单端电压灵敏放大器结构的多端口寄存器堆，其特征在于，包括：存储单元阵列、读地址译码器、写地址译码器、读数据通路和写数据通路；所述存储单元阵列由交叉耦合反相器对构成存储节点，同时具备多个写端口和多个读端口；所述读地址译码器和写地址译码器均采用全静态逻辑实现；所述读数据通路采用单端电压灵敏放大器和rs锁存器结构实现读操作，通过放大摆幅信号达到快速读出有效数据的目的；所述写数据通路采用分割写位线的方式进行写数据的分块驱动。2.根据权利要求1所述的基于单端电压灵敏放大器结构的多端口寄存器堆，其特征在于，所述存储单元阵列的每个写端口为由3个晶体管组成的单端写口，用于保证强
‘0’
写入存储节点正点和反点来实现写
‘0’
和写
‘1’
操作。3.根据权利要求1所述的基于单端电压灵敏放大器结构的多端口寄存器堆，其特征在于，所述存储单元阵列的每个读端口为由2个晶体管组成的下拉结构单端读口，在结构上与存储节点隔离，并且多个读端口平均挂在存储节点的正点和反点。4.根据权利要求1所述的基于单端电压灵敏放大器结构的多端口寄存器堆，其特征在于，所述读地址译码器包含：动态差分读地址生成模块、动态读使能窄脉宽生成模块、静态逻辑全译码模块、预充时钟和放大器使能生成模块；所述动态差分读地址生成模块通过正沿时钟门控latch生成差分动态地址信号，用于后续读地址译码；所述动态读使能窄脉宽生成模块通过正沿时钟门控latch生成动态读使能，并经过脉冲信号生成器生成窄脉宽读使能，参与后续读地址译码；所述静态逻辑全译码模块将差分动态地址信号和窄脉宽读使能经过静态逻辑完成全译码，最终生成窄脉宽读字线，开启任意一个条目，进行存储阵列的读操作；所述预充时钟和放大器使能生成模块将输入读使能通过正沿时钟门控latch生成预充信号，所述预充信号通过延时门控单元生成灵敏放大器使能信号。5.根据权利要求1所述的基于单端电压灵敏放大器结构的多端口寄存器堆，其特征在于，所述读数据通路包括单端电压灵敏放大器和rs锁存器；所述单端电压灵敏放大器由参考电压生成器和高分辨率电压锁存型电压灵敏放大器构成，所述高分辨率电压锁存型电压灵敏放大器的差分输入信号一端接读口位线，另一端接所述参考电压生成器；所述rs锁存器由静态或非门搭建，配合所述单端电压灵敏放大器将读出的脉冲信号延展并保持至下一次读操作。6.根据权利要求1所述的基于单端电压灵敏放大器结构的多端口寄存器堆，其特征在于，所述单端电压灵敏放大器采用共享电荷的方式实现固定的参考电压，结合bitline上的放电情况，形成的电压摆幅差，通过所述单端电压灵敏放大器放大输出，用于完成读0或者读1操作的。7.根据权利要求1所述的基于单端电压灵敏放大器结构的多端口寄存器堆，其特征在于，所述写地址译码器包括动态差分写地址生成模块、动态写使能窄脉宽生成模块、静态逻辑全译码模块；所述动态差分写地址生成模块将输入写地址先由寄存器锁存一拍，再通过负沿时钟门控latch生成差分动态地址信号，用于后续写地址译码；所述动态写使能窄脉宽生成模块将输入写使能先由寄存器锁存一拍，再通过负沿时钟门控latch生成动态写使能，并经过脉冲信号生成器生成窄脉宽写使能，参与后续写地址译码；所述静态逻辑全译码模块将差分动态地址信号和窄脉宽写使能经过静态逻辑完成全译码，最终生成写字线，开启任意一个条目，进行存储阵列的写操作。

技术总结
本发明涉及一种基于单端电压灵敏放大器结构的多端口寄存器堆，包括：存储单元阵列、读地址译码器、写地址译码器、读数据通路和写数据通路；所述存储单元阵列由交叉耦合反相器对构成存储节点，同时具备多个写端口和多个读端口；所述读地址译码器和写地址译码器均采用全静态逻辑实现；所述读数据通路采用单端电压灵敏放大器和RS锁存器结构实现读操作；所述写数据通路采用分割写位线的方式进行写数据的分块驱动。本发明提升了性能的同时降低了动态功耗。耗。耗。


技术研发人员：方华 赵信
受保护的技术使用者：上海高性能集成电路设计中心
技术研发日：2021.11.30
技术公布日：2022/3/8