存储设备、存储控制器和存储系统的制作方法

存储设备、存储控制器和存储系统
1.相关申请的交叉引用
2.本技术基于并要求于2020年9月8日向韩国知识产权局提交的第10-2020-0114871号韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开涉及存储设备，更具体地，涉及配置为生成基于脉冲幅度调制的数据(dq)信号的存储设备、存储控制器以及包括存储设备和存储控制器的存储系统。


背景技术：

4.随着移动设备的快速分布和互联网接入的快速增长，对大容量、高速数据传输的需求也越来越大。然而，当使用基于不归零(nrz)型编码的信号调制方法时，可能难以满足高容量和高速数据传输的需求。
5.近年来，对脉冲幅度调制(pam)方法进行了积极的研究，以探索适合于大容量和高速数据传输的信号处理方法中nrz型编码的替代方案。此外，在一些存储系统中，用于响应于数据请求存储大容量数据和高速数据传输的技术日益被期望，并且已经对适合于这种存储系统的特性的数据传输相关技术进行了研究。


技术实现要素：

6.本公开的发明构思提供了存储设备、存储控制器和包括存储设备和存储控制器的存储系统。更具体地，本公开的发明构思包括将脉冲幅度调制方法应用于存储系统中的dq信号发送/接收，以及根据操作频率条件缩放dq信号，从而提高数据传输性能并有效改进功耗。
7.根据本发明构思的一些方面，存储设备包括存储单元阵列和数据输入/输出电路，数据输入/输出电路被配置为缩放包括从存储单元阵列读取的数据的dq信号，并输出缩放dq信号。数据输入/输出电路可以被配置为基于具有对应于操作频率条件的dq参数的n电平脉冲幅度调制(pamn)来缩放dq信号并输出缩放dq信号，其中，n是大于或等于4的整数。
8.根据本发明构思的一些方面，一种存储系统包括：存储设备，包括存储单元阵列和被配置为控制存储设备的存储器操作的存储控制器。存储设备和存储控制器可以各自被配置为发送或接收基于n电平脉冲幅度调制(pamn)调制的缩放dq信号，其中，n是大于或等于4的整数。根据存储系统的操作频率条件缩放所述缩放dq信号的n个电平的相邻电平之间的间隔和/或n个电平的相邻电平之间的转变斜率中的至少一个。
9.根据本发明构思的一些方面，一种操作存储设备的方法包括：接收根据第一操作频率条件的第一读取命令；响应于第一读取命令，生成和输出基于n电平脉冲幅度调制(pamn)且对应于第一操作频率条件的第一dq信号；接收根据与第一操作频率条件不同的第二操作频率条件的第二读取命令；以及响应于第二读取命令，生成和输出基于pamn且对应于第二操作频率条件的第二dq信号，其中，第一dq信号不同于第二dq信号的n个电平的相邻
电平之间的间隔和n个电平的相邻电平之间的转变斜率中的至少一个。n可以是大于或等于4的整数。
附图说明
10.通过以下结合附图的详细描述中描述的本发明构思的实施例的一些示例，将更清楚地理解本发明构思的各个方面，在附图中：
11.图1是根据本发明构思的一些实施例的存储系统的框图；
12.图2a至图2c是根据本发明构思的一些实施例的用于描述缩放dq信号的图；
13.图3a至图3c是根据本发明构思的一些实施例的用于描述图1的dq缩放器的操作的图；
14.图4a至图4c是根据本发明构思的一些实施例的用于描述图1的dq缩放器的操作的图；
15.图5a至图5c是根据本发明构思的一些实施例的用于描述图1的dq缩放器的操作的图；
16.图6是根据本发明构思的一些实施例的驱动器的电路图；
17.图7a和图7b是用于描述包括驱动强度缩放电路的pam编码器的操作的图；
18.图8是根据本发明构思的一些实施例的存储设备的框图；
19.图9a和图9b是示出根据本发明构思的一些实施例的存储设备的示例的框图；
20.图10至图13是根据本发明构思的一些实施例的操作存储设备的方法的流程图；
21.图14和图15是示出根据本发明构思的一些实施例的操作存储系统的方法的流程图；
22.图16是根据本发明构思的一些实施例的包括发送器的系统的框图；以及
23.图17是根据本发明构思的一些实施例的包括存储设备的片上系统的框图。
具体实施方式
24.在下文中，将参考附图详细描述本发明构思的实施例的一些示例。
25.图1是根据本发明构思的一些实施例的存储系统10的框图。存储系统10可以包括存储设备100和存储控制器200。在下面将描述的实施例中，包括在存储系统10中的存储设备100被示为动态随机存取存储器(dram)，即易失性存储器，但是本公开和本发明概念不限于此。例如，其他种类的易失性存储器可以被应用为存储设备100。可替换地，根据本发明构思的一个或多个实施例的存储设备100可以包括非易失性存储器，诸如电阻存储设备、闪存设备等。
26.存储设备100可以包括发送器120和存储单元阵列140。存储控制器200可以包括接收器220和信号生成器240。
27.根据本发明构思的一些实施例的发送器120可以包括pam编码器122、dq缩放器124和驱动器126。发送器120可以生成和输出dq信号dq，该dq信号dq包括根据2^n电平脉冲幅度调制(pamn)的n位符号，以表示2^n个数据值。例如，发送器120可以生成和输出dq信号dq，该dq信号dq包括根据pam4的2位符号，并且表示四个数据值(00,01,11,10)。在图1中，dq信号dq被实现为要通过存储设备100和存储控制器200之间的单线发送/接收的单个信号。在一
些实施例中，dq信号dq可以被实现为差分信号，并通过存储设备100和存储控制器200之间的差分线发送/接收。
28.在一些实施例和情形中，例如在存储设备100的高操作频率条件下，可能需要dq信号dq的足够的眼张高度(eye opening height)和眼张宽度(eye opening width)。可以根据施加到驱动器126的电源电压的电平来确定眼张高度，并且眼张宽度可以根据驱动器126的驱动强度而变化。另一方面，在操作频率条件低的情形下，为确保在高操作频率条件下的适当操作特性而设置的驱动器126的高电平的电源电压和/或驱动强度可能导致不必要的功耗。为了解决上述和其它问题，本文将描述根据本发明构思的一些实施例的发送器120。
29.根据一些实施例的发送器120可以用对应于和/或适合于存储系统10的操作频率条件的dq参数来缩放dq信号dq。在下文中，缩放可以表示调整dq信号dq的dq参数的操作。dq参数可以包括dq信号dq中相邻电平之间的间隔和相邻电平之间的转变斜率中的至少一个。也就是说，不同的dq参数可以彼此不同，每个dq参数可以分别对应于和/或适合于多个操作频率条件中的每一个，并且发送器120可以用适合于对应的操作频率条件的dq参数来缩放dq信号dq，从而在对应的操作频率条件下执行最佳数据传输操作。
30.存储控制器200的信号生成器240可以响应于从主机(未示出)发送的请求req，生成命令cmd和地址addr并将其提供给存储设备100，其可用于控制存储器操作。在一些实施例中，存储控制器200可以与主机(未示出)的操作频率同步地操作，并且信号生成器240可以生成表示操作频率的信号并将其提供给存储设备100。在一些实施例中，指示操作频率的信号可以经由用于发送命令cmd的管脚、用于发送地址addr的管脚或单独的管脚被发送到存储设备100。在一些实施例中，当存储设备100是dram设备时，信号生成器240可以生成包括指示操作频率的信号的模式寄存器集(mrs)信号，并且可以向存储设备100提供mrs信号。
31.当命令cmd是读取命令时，发送器120可以从存储单元阵列140接收读取数据。pam编码器122可以基于pam对读取数据data进行编码以生成编码数据enc，然后可以将编码数据enc提供给驱动器126。dq缩放器124生成用于利用与操作频率条件匹配的dq参数缩放dq信号dq的dq缩放信号dq_sc，并将dq缩放信号dq_sc提供给驱动器126。
32.在一些实施例中，dq缩放器124可以通过接收指示存储设备200的操作频率条件的操作频率信息来确定与操作频率条件匹配的dq参数。也就是说，dq缩放器124可以确定根据操作频率条件而变化的dq参数的值。dq缩放器124可以生成与确定的dq参数相对应的dq缩放信号dq_sc，并且可以将dq缩放信号dq_sc提供给驱动器126。在一些实施例中，dq缩放信号dq_sc可以包括驱动器126的电源电压和/或用于调整驱动器126的驱动强度的代码信号中的至少一个。
33.在一些实施例中，驱动器126可以通过基于dq缩放信号dq_sc驱动编码数据enc来输出dq信号dq。具体地，可以缩放dq信号dq，使得相邻电平之间的间隔和/或相邻电平之间的转变斜率中的至少一个可以匹配操作频率条件，如下面参照图2a至图2c更详细描述的。
34.在一些实施例中，存储控制器200的接收器220可以包括放大器222、pam解码器224和解序列化器226。例如，存储设备100和存储控制器200可以以串行接口方法相互发送/接收dq信号dq，并且存储控制器200可以以并行接口方法与主机(未示出)通信。然而，本公开不限于此，并且在一些实施例中，存储控制器200可以以串行接口方法与主机(未示出)通信，并且可以省略解序列化器226。换句话说，解序列化器226可以是可选的。
35.放大器222可以放大dq信号dq以生成rx信号rxs。另外，放大器222可以具有用于与发送器120阻抗匹配的输入阻抗。pam解码器224可以从放大器222接收rx信号rxs，并且可以基于pam对rx信号rxs进行解码以生成解码信号des。在一些实施例中，接收器220还可以包括均衡器(未示出)，以执行均衡以补偿dq信号dq的失真。解序列化器226可以接收解码信号des，并且可以将解码信号des转换为rx数据rxd。例如，解码信号des可以包括一系列符号，每个符号的单位间隔(ui)为“1/波特率”，并且解序列化器226可以以“波特率/n”的频率输出x位(其中x是正整数)的rx数据rxd。接收器220可以向主机(未示出)提供rx数据rxd。
36.在一些实施例中，发送器120可以被实现为包括在存储设备100的数据输入/输出电路(未示出)中，并且本发明构思的一些实施例还可以被应用于包括在存储控制器200中的发送器(未示出)。本文将对此进行详细描述。
37.根据本发明构思的一些实施例的发送器120可以基于pam来缩放dq信号dq，以对应于和/或适合于存储设备100的不同操作频率条件，并且因此可以提供提高的数据传输性能并且可以有效地改进功耗。
38.图2a至图2c是用于描述根据本发明构思的一些实施例缩放的dq信号dq的图。图2a和图2b示出具有四个电平的基于pam4的dq信号dq，但是本公开不限于此。也就是说，本公开的概念也可以应用于具有8个或更多电平的基于pamn的dq信号dq。
39.图2a示出在高操作频率条件下的dq信号dq。dq信号dq的最低电平、即第一电平v1可以映射到2位数据“00”，并且dq信号dq的最高电平、即第四电平v4可以映射到2位数据“10”。dq信号dq的中间(第二和第三)电平v2和v3可以映射到2位数据“01、11”。电压电平v1到v4与数据之间的映射可以基于格雷码方法来执行，尽管本公开不限于此，并且在一些实施例中，映射方法可以根据各种目的来改变。在一些实施例中，dq信号dq可以具有相邻电平之间的间隔itv和相邻电平之间的转变斜率s，其具有匹配高操作频率条件的值。
40.图2b示出在低操作频率条件下的dq信号dq。图2b示出在低操作频率条件下通过将图1中的驱动器126的电源电压下缩放到小于图2a的电源电压而获得的dq信号dq。dq信号dq的最低电平、即第一电平v1'可以映射到2位数据“00”，并且dq信号dq的最高电平、即第四电平v4'可以映射到2位数据“10”。dq信号dq的中间(第二和第三)电平v2'和v3'可以映射到2位数据“01、11”。在一些实施例中，第二电平v2'至第四电平v4'可以低于图2a的第二电平v2至第四电平v4。因此，dq信号dq中相邻电平之间的间隔itv'可以小于图2a的dq信号dq中相邻电平之间的间隔itv。此外，在一些实施例中，dq信号dq中相邻电平之间的转变斜率s可以等于图2a中的dq信号dq的转变斜率s。
41.图2c示出在低操作频率条件下的dq信号dq。图2c示出在低操作频率条件下通过将图1中的驱动器126的驱动强度下缩放到小于图2a的驱动强度而获得的dq信号dq。dq信号dq的最低电平、即第一电平v1可以映射到2位数据“00”，并且dq信号dq的最高电平、即第四电平v4可以映射到2位数据“10”。dq信号dq的中间(第二和第三)电平v2和v3可以映射到2位数据“01、11”。在一些实施例中，dq信号dq中相邻电平之间的转变斜率s'可以不如图2a的dq信号dq中相邻电平之间的转变斜率s陡峭。此外，dq信号dq的第一至第四电平v1至v4可以等于图2a中的dq信号dq的第一至第四电平v1至v4，并且因此，相邻电平之间的间隔itv可以等于图2a中dq信号dq的间隔itv。
42.在图2b和图2c中，dq信号dq的相邻电平之间的间隔和相邻电平之间的转变斜率彼
此独立地缩放，但是本公开不限于此，并且因此，在一些实施例中，dq信号dq中相邻电平之间的间隔和相邻电平之间的转变斜率可以同时缩放以彼此互补。此外，操作频率条件可以比高操作频率条件和低操作频率条件更详细地分类或在更精细的电平上分类(例如，第一操作频率条件、第二操作频率条件、第三操作频率条件等)，并且对应于更详细的操作频率条件，dq信号dq中相邻电平之间的间隔和相邻电平之间的转变斜率可以被不同地缩放。
43.图3a至图3c是用于描述根据本发明构思的一些实施例的图1的dq缩放器124的操作的图。
44.参照图3a，dq缩放器124可以包括电源电压缩放电路124_1，并且驱动器126可以包括第一驱动电路126_1和第二驱动电路126_2。根据一些实施例的电源电压缩放电路124_1可以接收第一电源电压vdd1和操作频率信息ofi，并且可以基于操作频率信息ofi将第一电源电压vdd1缩放为第二电源电压vdd2。如上所述，操作频率信息ofi可以指示存储设备的操作频率条件。第二电源电压vdd2可以被缩放为具有至少两个电平中的一个，并且可以被提供给第一驱动电路126_1和第二驱动电路126_2。
45.第一驱动电路126_1可以包括直接向其提供第二电源电压vdd2的第一上拉电路126_11和接地的第一下拉电路126_12，并且第二驱动电路126_2可以包括直接向其提供第二电源电压vdd2的第二上拉电路126_21和接地的第二下拉电路126_22。dq信号dq可以从第一上拉电路126_11和第一下拉电路126_12连接到的节点以及从第二上拉电路126_21和第二下拉电路126_22连接到的节点输出。在此参照图6描述驱动器126的详细结构。
46.参照图3b，电源电压缩放电路124_1可以包括比较器124_11、选择器124_12以及第一电压调节器124_13和第二电压调节器124_14。作为示例，第一电压调节器124_13和第二电压调节器124_14可以实现被为低压差(ldo)调节器。比较器124_11可以接收操作频率信息ofi，并且可以将操作频率信息ofi与第一参考值ref_1进行比较。比较器124_11可以生成比较结果信号cr，并且可以将比较结果信号cr提供给选择器124_12。选择器124_12可以基于比较结果信号cr选择第一电压调节器124_13和第二电压调节器124_14中的一个，以生成第二电源电压vdd2_1和vdd2_2中的一个。第一电压调节器124_13和第二电压调节器124_14可以通过接收第一电源电压vdd1分别生成具有不同电平的第二电源电压vdd2_1和vdd2_2。例如，第一电压调节器124_13可以生成具有比第二电压调节器124_14生成的第二电源电压vdd2_2更高电平的第二电源电压vdd2_1。在该示例中，可以在相对更高的操作频率条件下选择第一电压调节器124_13并可以输出第二电源电压vdd2_1，并且可以在相对更低的操作频率条件下选择第二电压调节器124_14并输出第二电源电压vdd2_2。
47.另外，如上所述，操作频率条件可以被细分，并且第二电源电压的电平可以多样化。例如，电源电压缩放电路124_1可以包括比较器124_11，比较器124_11将更多数量的第一参考值与操作频率信息ofi进行比较，并且电源电压缩放电路124_1可以包括比图3b中所示的更多数量的电压调节器。
48.图3c是示出在各种操作频率条件下提供给驱动器126(参见图3a)的第二电源电压电平vdd电平的缩放方法的表。参考第一表tb_1，操作频率条件可以根据操作频率值被分类为第一范围rg_1至第j范围rg_j，并且对应于第一范围rg_1至第j范围rg_j的第二电源电压电平(vdd电平)可以对应于第一电源电压电平vdd_lv_1至第j电源电压电平vdd_lv_j。
49.例如，当操作频率信息ofi的操作频率条件与第一范围rg_1匹配时，电源电压缩放
电路124_1将第一电源电压vdd1缩放为具有第一电源电压电平vdd_lv_1的第二电源电压vdd2，并向第一驱动电路126_1和第二驱动电路126_2提供具有第一电源电压电平vdd_lv_1的第二电源电压vdd2。当操作频率信息ofi的操作频率条件与第一范围rg_2匹配时，电源电压缩放电路124_1将第一电源电压vdd1缩放为具有第二电源电压电平vdd_lv_2的第二电源电压vdd2，并向第一驱动电路126_1和第二驱动电路126_2提供具有第一电源电压电平vdd_lv_2的第二电源电压vdd2。
50.图4a至图4c是示出根据本发明构思的一些实施例的图1的dq缩放器124的操作的图。
51.参照图4a，dq缩放器124可以包括驱动强度缩放电路124_2，并且驱动器126a可以包括第一驱动电路126_1a和第二驱动电路126_2a。根据一些实施例的驱动强度缩放电路124_2可以接收操作频率信息ofi，并且可以基于操作频率信息ofi缩放驱动器126a的驱动强度。更详细地，驱动强度缩放电路124_2可以基于操作频率信息ofi生成第一至第四代码信号code_pu_1、code_pd_1、code_pu_2和code_pd_2。例如，第一代码信号code_pu_1可以被提供给第一上拉电路126_11a以缩放第一上拉电路126_11a的驱动强度，第二代码信号code_pd_1可以被提供给第一下拉电路126_12a以缩放第一下拉电路126_12a的驱动强度，第三代码信号code_pu_2可以被提供给第二上拉电路126_21a以缩放第二上拉电路126_21a的驱动强度，并且第四代码信号code_pd_2可以被提供给第二下拉电路126_22a以缩放第二下拉电路126_22a的驱动强度。
52.例如，第一至第四代码信号code_pu_1、code_pd_1、code_pu_2和code_pd_2可以包括用于控制分别包括在第一上拉电路126_11a、第一下拉电路126_12a、第二上拉电路126_21a和第二下拉电路126_22a中的缩放晶体管的导通/截止的位数。代码信号中的位数可以与包括在上拉电路或下拉电路中的缩放晶体管的数量匹配。这将在后面参照图6进行描述。缩放晶体管可以被定义为为了缩放上拉电路或下拉电路的驱动强度而导通/截止的晶体管。
53.另外，第一上拉电路126_11a、第一下拉电路126_12a、第二上拉电路126_21a和第二下拉电路126_22a可以分别接收第一至第四数据信号data_pu_1、data_pd_1、data_pu_2和data_pd_22。第一至第四数据信号data_pu_1、data_pd_1、data_pu_2和data_pd_22可以被包括在从图1的pam编码器122输出的编码数据enc中。在一些实施例中，第一至第四数据信号data_pu_1、data_pd_1、data_pu_2和data_pd_22可以各自具有一位。
54.在一些实施例中，在相对更高的操作频率条件下，可以通过增加包括在第一上拉电路126_11a、第一下拉电路126_12a、第二上拉电路126_21a和第二下拉电路126_22a中的缩放晶体管中的导通缩放晶体管的数量来增加驱动强度。此外，在相对更低的操作频率条件下，可以通过减小包括在第一上拉电路126_11a、第一下拉电路126_12a、第二上拉电路126_21a和第二下拉电路126_22a中的缩放晶体管中的导通缩放晶体管的数量来减小驱动强度。通过上述控制操作，dq信号dq中相邻电平之间的转变斜率可以根据操作频率条件进行缩放。
55.进一步参照图4b，驱动强度缩放电路124_2可以包括比较器124_21和代码生成器124_22。比较器124_21可以接收操作频率信息ofi，并且可以将操作频率信息ofi与第二参考值ref_2进行比较。比较器124_21可以生成比较结果信号cr，并且可以将比较结果信号cr
提供给代码生成器124_22。比较器124_21可以基于比较结果信号cr生成第一至第四代码信号code_pu_1、code_pd_1、code_pu_2和code_pd_2。
56.另外，如上所述，操作频率条件可以被细分，并且代码信号可以具有的值可以多样化，并且驱动强度缩放电路124_2可以包括：比较器124_21，将多于一个的第二参考值与操作频率信息ofi进行比较；以及代码生成器124_22，用于生成具有各种值的码信号，诸如第一至第四码信号code_pu_1、code_pd_1、code_pu_2和code_pd_2。
57.图4c是用于示出在各种操作频率条件下驱动器126(参见图4a)的驱动强度的缩放方法的表。参考第二表tb_2，操作频率条件可以根据操作频率值被分类为第一范围rg_1至第k范围rg_k，并且对应于第一范围rg_1至第k范围rg_k的驱动强度可以对应于第一强度ds_1至第k强度ds_k。为了便于描述，在第二表tb_2中，强度被抽象地表示为第一强度ds_1至第k强度ds_k，但是这仅仅是一个示例，它们可以替换地被表示为导通(或截止)的缩放晶体管的数量。另外，代码生成器124_22可以基于第二表tb_2生成代码信号，诸如第一至第四代码信号code_pu_1、code_pd_1、code_pu_2和code_pd_2。
58.图5a至图5c是示出根据本发明构思的一些实施例的图1的dq缩放器124的操作的图。
59.参照图5a，dq缩放器124可以包括电源电压缩放电路124_1和驱动强度缩放电路124_2。在一些实施例中，电源电压缩放电路124_1和驱动强度缩放电路124_2分别接收操作频率信息ofi，并且可以基于操作频率信息ofi同时缩放提供给驱动器的电源电压和驱动器的驱动强度。
60.图5b是用于描述在各种操作频率条件下提供给驱动器126(参见图1)的第二电源电压的电平(vdd电平)和驱动器126(参见图1)的驱动强度的缩放方法的表。参考第三表tb_3，根据操作频率值，操作频率条件可以被分类为第一rg_1至第f范围rg_f，以及对应于第一rg_1至第f范围rg_f的第二电源电压电平(vdd电平)可以对应于第一电源电压电平vdd_lv_1至第f电源电压电平vdd_lv_f。对应于第一rg_1至第f范围rg_f的驱动强度可以对应于第一强度ds_1至第f强度ds_f。
61.参照图5c，与图5a的dq缩放器124相比，dq缩放器124还可以包括启动/禁用控制电路124_3。在一些实施例中，启动/禁用控制电路124_3可以接收操作频率信息ofi，可以基于操作频率信息ofi生成第一启动/禁用信号es1和第二启动/禁用信号es2，然后可以将第一启动/禁用信号es1和第二启动/禁用信号es2提供给电源电压缩放电路124_1和驱动强度缩放电路124_2。也就是说，可以根据存储设备的操作频率信息ofi，可以选择性地启用或禁用电源电压缩放电路124_1和驱动强度缩放电路124_2中的至少一个。
62.因此，在图5c的dq缩放器124中，dq信号的相邻电平之间的间隔和dq信号的相邻电平之间的转变斜率可以通过启用/禁用控制电路124_3的配置彼此独立地或互补地缩放。
63.图6是根据本发明构思的一些实施例的驱动器126a的电路图。然而，本公开不限于图6中的驱动器126a的示例，并且可以理解，上拉电路126_11a和126_21a以及下拉电路126_12a和126_22a可以由晶体管的各种组合来配置，以支持根据本发明构思的操作。
64.参照图6，驱动器126a可以包括第一上拉电路126_11a、第一下拉电路126_12a、第二上拉电路126_21a和第二下拉电路126_22a。第一上拉电路126_11a可以包括第一pmos缩放晶体管ptr_a11至第n pmos缩放晶体管ptr_an1和第一pmos晶体管ptr_a12至第n pmos晶
体管ptr_an2。第一下拉电路126_12a可以包括第一nmos缩放晶体管ntr_a11至第n nmos缩放晶体管ntr_an1和第一nmos晶体管ntr_a12至第n nmos晶体管ntr_an2。第二上拉电路126_21a可以包括第n+1pmos缩放晶体管ptr_b11至第2n pmos缩放晶体管ptr_bn1和第n+1pmos晶体管ptr_b12至第2npmos晶体管ptr_bn2。第二下拉电路126_22a可以包括第n+1nmos缩放晶体管ntr_b11至第2n nmos缩放晶体管ntr_bn1和第n+1nmos晶体管ntr_b12至第2n nmos晶体管ntr_bn2。
65.在一些实施例中，驱动器126a中被配置为基于pam4输出dq信号dq的第一上拉电路126_11a和第一下拉电路126_12a可以接收与最高有效位(msb)相对应的第一数据信号data_pu_1和第二数据信号data_pd_1，并且第二上拉电路126_21a和第二下拉电路126_22a可以分别接收与最低有效位(lsb)相对应的第三数据信号data_pu_1和第四数据信号data_pd_2。包括在第一上拉电路126_11a和第一下拉电路126_12a中的晶体管与包括在第二上拉电路126_21a和第二下拉电路126_22a中的晶体管相比，可以具有在相同的条件下可以流动更多电流的特性。例如，包括在第一上拉电路126_11a和第一下拉电路126_12a中的晶体管可以具有比包括在第二上拉电路126_21a和第二下拉电路126_22a中的晶体管更大的沟道宽度或尺寸。
66.在一些实施例中，第一上拉电路126_11a的第一pmos缩放晶体管ptr_a11至第n pmos缩放晶体管ptr_an1可以经由栅极端子接收第一代码信号code_pu_1《n:1》，并且可以经由源极端子接收第二电源电压vdd2，并且第一pmos晶体管ptr_a12至第n pmos晶体管ptr_an2可以通过栅极端子接收第一数据信号data_pu_1。第一pmos缩放晶体管ptr_a11至第npmos缩放晶体管ptr_an1中的每一个中的漏极端子可以连接到第一pmos晶体管ptr_a12至第n pmos晶体管ptr_an2中的每一个中的漏极端子。
67.在一些实施例中，第一下拉电路126_12a的第一nmos缩放晶体管ntr_a11至第n nmos缩放晶体管ntr_an1可以经由栅极端子接收第二代码信号code_pd_1《n:1》，并可以经由源极端子接地，并且第一nmos晶体管ntr_a12至第n nmos晶体管ntr_an2可以经由栅极端子接收第二数据信号data_pd_1。第一nmos缩放晶体管ntr_a11至第n nmos缩放晶体管ntr_an1中的每一个中的漏极端子可以连接到第一nmos晶体管ntr_a12至第n nmos晶体管ntr_an2中的每一个中的漏极端子。
68.在一些实施例中，第二上拉电路126_21a的第n+1pmos缩放晶体管ptr_b11至第2n pmos缩放晶体管ptr_bn1可以经由栅极端子接收第三代码信号code_pu_2《n:1》，并可以经由源极端子接收第二电源电压vdd2，并且第n+1pmos晶体管ptr_b12至第2n pmos晶体管ptr_bn2可以经由栅极端子接收第三数据信号data_pu_2。第n+1pmos缩放晶体管ptr_b11至第2n pmos缩放晶体管ptr_bn1中的每一个中的漏极端子可以连接到第n+1pmos晶体管ptr_b12至第2n pmos晶体管ptr_bn2中的每一个中的漏极端子。
69.在一些实施例中，第二下拉电路126_22a的第n+1nmos缩放晶体管ntr_b11至第2n nmos缩放晶体管ntr_bn1可以经由栅极端子接收第四代码信号code_pd_2《n:1》，并且可以经由源极端子接地，并且第n+1nmos晶体管ntr_b12至第2n nmos晶体管ntr_bn2可以经由栅极端子接收第四数据信号data_pd_2。第n+1nmos缩放晶体管ntr_b11至第2n nmos缩放晶体管ntr_bn1中的每一个中的漏极端子可以连接到第n+1nmos晶体管ntr_b12至第2n nmos晶体管ntr_bn2中的每一个中的漏极端子。
70.如上所述，驱动器126a可以接收根据操作频率条件而变化的第二电源电压vdd2，然后可以输出dq信号dq，其中相邻电平之间的间隔被缩放。此外，驱动器126a可以输出dq信号dq，其中相邻电平之间的转变斜率通过接收第一至第四代码信号code_pu_1《n:1》、code_pd_1《n:1》、code_pu_2《n:1》和code_pu_2《n:1》来缩放，其可以根据操作频率条件控制导通的缩放晶体管的数量。
71.然而，尽管图6所示的驱动器126a是用于基于pam4生成dq信号dq的示例电路图，但是本公开不限于此。也就是说，驱动器126a可以通过各种电路图来实现，并且同样可以通过根据本发明构思的一个或多个实施例的基于pamn的dq信号dq可以被缩放和输出的电路图来实现。
72.图7a和图7b是示出包括驱动强度缩放电路122_2的pam编码器122的操作的图。然而，本公开不限于图7b中所示的示例驱动器126b，并且可以理解，上拉电路126_11b和126_21b以及下拉电路126_12b和126_22b可以由晶体管的各种组合来配置，以支持根据本发明构思的操作。以下，省略以上参照图6提供的描述。
73.参照图7a，pam编码器122可以包括驱动强度缩放电路122_2。包括根据本发明构思的一些实施例的驱动强度缩放电路122的pam编码器122可以接收操作频率信息ofi，并且可以基于操作频率信息ofi生成第一至第四数据信号data_pu_1'、data_pd_1'、data_pu_2'和data_pd_2'。可以实现第一至第四数据信号data_pu_1'、data_pd_1'、data_pu_2'和data_pd_2'，以缩放驱动器126b的驱动强度，并同时生成dq信号dq。
74.参照图7b，驱动器126b可以包括第一上拉电路126_11b、第一下拉电路126_12b、第二上拉电路126_21b和第二下拉电路126_22b。第一上拉电路126_11b可以包括第一pmos晶体管ptr_a12至第n pmos晶体管ptr_an2。第一下拉电路126_12b可以包括第一nmos晶体管ntr_a12至第n nmos晶体管ntr_an2。第二上拉电路126_21b可以包括第n+1pmos晶体管ptr_b12至2npmos晶体管ptr_bn2。第二下拉电路126_22b可以包括第n+1nmos晶体管ntr_b12至第2n nmos晶体管ntr_bn2。
75.可以根据对应于和/或适合于操作频率信息ofi的驱动强度，通过第一至第四数据信号data_pu_1'、data_pd_1'、data_pu_2'和data_pd_2'调整包括在第一上拉电路126_11b、第一下拉电路126_12b、第二上拉电路126_21b和第二下拉电路126_22b中的每一个中的晶体管中的激活晶体管的数量和去激活晶体管的数量。例如，为了增加第一上拉电路126_11b的驱动强度，可以通过第一数据信号data_pu_1'增加第一pmos晶体管ptr_a12至第npmos晶体管ptr_an2中的激活晶体管的数量。
76.通过上述方法，驱动器126b可以不需要包括用于缩放驱动强度的缩放晶体管，并且因此，可以减小驱动器126b的电路尺寸和功耗。
77.图8是根据本发明构思的一些实施例的存储设备300的框图。
78.参照图8，存储设备300可以包括存储单元阵列310、行译码器320、列译码器330、控制逻辑电路340、输入/输出读出放大器(iosa)350、输入/输出(io)选通电路360和数据输入/输出电路370。
79.存储单元阵列310可以包括连接到多个字线和多个位线的存储单元，并且行译码器320可以响应于来自外部的行地址来执行选择字线的操作。此外，列译码器330可以响应于来自外部的列地址来执行选择位线的操作。
80.控制逻辑电路340可以控制存储设备300中的整体操作。例如，控制逻辑电路340可以响应于来自存储控制器(未示出)的命令来控制存储设备300中的各种电路块。例如，控制逻辑电路340可以通过在数据编程操作期间控制数据输入/输出电路370、输入/输出选通电路360和输入/输出读出放大器350，向存储单元阵列310提供包括在dq信号dq中的程序数据。
81.包括根据一些实施例的程序数据的dq信号dq可以从存储控制器被接收，并且可以使用对应于和/或适合于操作频率条件的dq参数在存储控制器中被缩放。例如，在从存储控制器发送的dq信号dq中，存储控制器可以根据存储控制器的操作频率条件来缩放相邻电平之间的间隔和相邻电平之间的转换斜率中的至少一个。也就是说，在不同操作频率条件下从存储控制器发送的dq信号dq可以各自具有相邻电平之间的间隔和相邻电平之间的转变斜率，其中至少一个不同于其他dq信号dq的间隔和转变斜率。
82.另外，在一些实施例中，在数据读取操作期间，控制逻辑电路340可以通过控制输入/输出读出放大器350、输入/输出选通电路360和数据输入/输出电路370向存储控制器提供包括读取数据的dq信号dq。根据上述实施例，数据输入/输出电路370可以包括根据本发明构思的一些实施例的发送器372，并且发送器372可以缩放dq信号dq以对应于和/或适合于操作频率条件。
83.在一些实施例中，存储设备300可以从自存储控制器发送的模式寄存器集(mrs)信号mrs获得操作频率信息。例如，操作频率信息可以包括关于存储设备的操作频率的信息，例如，cas延迟、写恢复时间等。存储设备300可以基于操作频率信息确定其操作频率条件。
84.图9a和图9b是示出根据本发明构思的一些实施例的存储设备300a和300b的示例的框图。
85.参照图9a，存储设备300a可以包括控制逻辑电路340a、发送器372a和地址寄存器380a。控制逻辑电路340a可以包括模式寄存器342a。控制逻辑电路340a可以接收与从存储控制器应用的命令有关的信号，例如，芯片选择(/cs)信号、行地址选通(/ras)信号、列地址选通(/cas)信号、写启用(/we)信号、时钟启用(/cke)信号等，并且可以解码这些信号并在内部生成解码命令。
86.地址寄存器380a可以经由存储设备300a的多个地址垫接收地址信号addr，并且可以将地址信号addr与主时钟信号ck或反向时钟信号同步，并将地址信号addr提供给控制逻辑电路340a。此外，在一些实施例中，地址寄存器380a可以经由地址垫接收mrs信号mrs，并且可以将mrs信号mrs提供给模式寄存器342a。mrs信号mrs可以是指定模式寄存器342a的操作模式的信号，并且可以包括存储设备300a的操作频率信息ofi。
87.例如，发送器372a可以包括dq缩放器372a_1，并且模式寄存器342a可以向dq缩放器372a_1提供操作频率信息ofi。dq缩放器372a_1可以基于操作频率信息ofi生成用于缩放dq信号的dq缩放信号dq_sc。上面描述了dq缩放器372a_1的详细操作，因此，为了简洁，在此不提供其冗余描述。
88.另外，图9a的示例是示例性实施例，因此，本公开不限于此。另外，在一些实施例中，地址寄存器380a可以直接将mrs信号mrs提供给dq缩放器372a_1。
89.参照图9b，与图9a的示例相比，控制逻辑电路340b还可以包括dq缩放器344b。dq缩放器344b可以从地址寄存器380b接收mrs信号mrs，并且可以从mrs信号mrs获得操作频率信
息。dq缩放器344b可以基于操作频率信息生成dq缩放信号dq_cs以缩放dq信号，并且可以向包括在发送器372b中的驱动器372b_1提供dq缩放信号dq_cs。驱动器372b_1可以响应于dq缩放信号dq_cs，输出利用对应于和/或适合于操作频率信息的dq参数缩放的dq信号。
90.图10至图13是根据本发明构思的一些实施例的操作存储设备的方法的流程图。下面描述的实施例可以应用于存储控制器，并且由存储控制器缩放的dq信号可以被输出到存储设备或主机。
91.参照图10，在操作s100中，存储设备可以获得操作频率信息。操作频率信息可以指示存储设备的操作频率条件，并且存储设备可以根据操作频率信息确定存储设备的操作频率。在操作s120中，存储设备可以生成对应于和/或适合于操作频率条件的dq缩放信号。可以提供dq缩放信号以缩放dq信号的相邻电平之间的间隔和相邻电平的转变斜率中的至少一个。在操作s140中，存储设备可以根据dq缩放信号缩放和生成基于pamn的dq信号，并且可以将dq信号输出到存储控制器。
92.在一些实施例中，生成dq缩放信号可以包括一个或多个操作。例如，参照图11，在操作s100之后，在操作s122_1中，存储设备可以检查存储设备的当前操作频率与哪个操作频率条件匹配。存储设备可以参照图3c的第一表tb_1识别与存储设备的操作频率匹配的操作频率条件。在操作s124_1中，存储设备可以确定适合于操作频率条件的电源电压。在操作s126_1中，存储设备可以向存储设备中的驱动器提供确定的电源电压，以缩放dq信号中相邻电平之间的间隔。之后，可以执行操作s140。
93.在一些实施例中，并且参照图12，在操作s100之后，在操作s122_2中，存储设备可以检查存储设备的当前操作频率与哪个操作频率条件匹配。例如，存储设备可以参照图4c的第二表tb_2识别与存储设备的操作频率匹配的操作频率条件。在操作s124_2中，存储设备可以确定适合于操作频率条件的驱动强度。在操作s126_2中，存储设备可以根据确定的驱动强度向存储设备中的驱动器提供代码信号，以缩放dq信号的相邻电平之间的转变斜率。之后，可以执行操作s140。
94.在一些实施例中，参照图13，在操作s100之后，在操作s122_3中，存储设备可以检查存储设备的当前操作频率与哪个操作频率条件匹配。例如，存储设备可参照图5c的第三表tb_3识别与存储设备的操作频率匹配的操作频率条件。在操作s124_3中，存储设备可以确定适合于操作频率条件的电源电压和驱动强度。在操作s126_3中，存储设备可以根据确定的电源电压和确定的驱动强度向存储设备中的驱动器提供代码信号，以缩放dq信号的相邻电平之间的间隔和相邻电平之间的转换斜率。之后，可以执行操作s140。
95.图14和图15是根据本发明构思的一些实施例的操作存储系统的方法的流程图。
96.参照图14，在操作s200中，存储控制器可以向存储设备发送第一读取命令。在操作s210中，存储设备可以响应于第一读取命令从存储单元阵列读取第一读取数据。在操作s220中，可以基于第一读取数据和对应于和/或适合于存储设备的第一操作频率条件的第一dq参数生成第一dq信号。存储设备的第一操作频率条件可以在操作s200之前从存储控制器发送，并且可以由存储设备识别。在操作s230中，存储设备可以向存储控制器发送利用适合于第一操作频率条件的第一dq参数缩放的第一dq信号。
97.当在操作s230之后经过特定时间段时，在操作s240中，存储控制器可以向存储设备发送第二读取命令。在操作s250中，存储设备可以响应于第二读取命令从存储单元阵列
读取第二读取数据。在操作s260中，可以基于第二读取数据和与存储设备的第二操作频率条件相对应和/或匹配的第二dq参数生成第二dq信号。存储设备的第二操作频率条件可以在操作s240之前从存储控制器发送，并且可以由存储设备识别。在操作s270中，存储设备可以向存储控制器发送利用适合于第二操作频率条件的第二dq参数缩放的第二dq信号。
98.例如，当第一操作频率条件和第二操作频率条件彼此不同时，第一dq信号中相邻电平之间的间隔和转变斜率中的至少一个可以不同于第二dq信号的间隔和转变斜率。例如，当第一操作频率条件低于第二操作频率条件时，第一dq信号中相邻电平之间的间隔可以小于第二dq信号中相邻电平之间的间隔，或者第一dq信号中相邻电平之间的转变斜率可以不如第二dq信号中相邻电平之间的转变斜率陡峭。
99.参照图15，在操作s300中，存储控制器可以向存储设备发送包括操作频率信息的信号。在操作s310中，存储设备可以基于操作频率信息确定dq信号的缩放模式。可以通过预先确定要缩放dq信号中相邻电平之间的间隔和转变斜率中的哪一个以及要执行多少缩放来设置缩放模式。在操作s320中，存储控制器可以向存储设备发送命令。在操作s330中，存储设备可以基于确定的缩放模式生成dq信号。在操作s340中，存储设备可以向存储控制器提供dq信号。
100.图16是根据本发明构思的一些实施例的包括发送器的系统的框图。如图16所示，存储系统1000和主机系统1600可以经由接口1800彼此通信，并且存储系统1000可以包括存储控制器1200和存储设备1400。
101.接口1800可以使用电信号和/或光信号，并且作为非限制性示例，接口1800可以是串行高级技术连接(sata)接口、sataexpress(satae)接口、串行连接小型计算机系统接口(scsi)(sas)、通用串行总线(usb)接口、外围组件互连总线快速(pcie)接口，或其组合。主机系统1600和存储控制器1200可以各自包括用于串行通信的串行器/反串行器(serdes)。
102.在一些实施例中，存储系统1000可以耦合到主机系统1600以与主机系统1600通信，并且存储系统1000到主机系统1600的耦合可以是临时耦合(例如，可移动耦合)或永久耦合。存储设备1400可以包括易失性存储器或非易失性存储器，并且存储系统1000可以被称为存储系统。例如，作为非限制性示例，存储系统1000可以实现为固态驱动器或固态磁盘(ssd)、嵌入式ssd(essd)、多媒体卡(mmc)、嵌入式多媒体卡(emmc)等。存储控制器1200可以经由接口1800响应于来自主机系统1600的请求控制存储设备1400。
103.另外，可以将应用本公开的一个或多个实施例的发送器1220、1420和1620分别包括在存储控制器1200、存储设备1400和主机系统1600中。发送器1220、1420和1620可以用数据输入/输出电路实现。
104.图17是根据本发明构思的一些实施例的包括存储设备的片上系统(soc)2000的框图。soc 2000可以表示集成了计算系统或另一电子系统的组件的集成电路。例如，应用处理器(ap)可以实现为soc 2000，并且可以包括用于其他功能的处理器和组件。
105.如图17所示，soc 2000可以包括核2100、数字信号处理器(dsp)2200、图形处理单元(gpu)2300、嵌入式存储器2400、通信接口2500和存储器接口2600。soc 2000的元件可以经由总线2700彼此通信。
106.核2100可以处理指令并且可以控制soc 2000中的元件的操作。例如，核2100可以驱动操作系统，并且可以通过处理一系列指令执行操作系统上的应用。dsp 2200可以通过
处理数字信号(例如，从通信接口2500提供的数字信号)生成数据。gpu 2300可以从由内部存储器2400或存储器接口2600提供的图像数据生成用于通过显示设备输出的图像的数据，和/或gpu 2300可以编码图像数据。内部存储器2400可以存储核2100、dsp 2200和gpu 2300操作所需的数据。存储器接口2600可以提供用于soc 2000外部的存储器的接口，例如，动态随机存取存储器(dram)、闪存等。
107.通信接口2500可以向位于soc 2000外部的设备和/或网络提供串行通信。例如，通信接口2500可以连接到以太网，并且可以包括用于串行通信的serdes。
108.可以在通信接口2500或存储器接口2600中包括可以应用本发明构思的一个或多个实施例的发送器的配置。例如，基于从通信接口2500或存储器接口2600输出的pamn的信号可以基于soc 2000的操作频率条件进行缩放。
109.虽然已经参照本公开的实施例的示例具体地示出和描述了本公开的发明构思，但是应当理解，在不脱离所附权利要求的范围的情况下，可以在形式和细节上进行各种改变。

技术特征：
1.一种存储设备，包括：存储单元阵列；以及数据输入/输出电路，被配置为缩放包括从存储单元阵列读取的数据的dq信号，并输出缩放dq信号，其中，数据输入/输出电路被配置为利用对应于操作频率条件的dq参数来缩放基于n电平脉冲幅度调制(pamn)的dq信号，并且其中，n是大于或等于4的整数。2.根据权利要求1所述的存储设备，其中，数据输入/输出电路被配置为输出第一dq信号和第二dq信号，第一dq信号和第二dq信号响应于在不同操作频率条件下接收的第一读取命令和第二读取命令、分别使用不同dq参数被缩放。3.根据权利要求2所述的存储设备，其中，第一dq信号中的n个电平的相邻电平之间的间隔和n个电平的相邻电平之间的转变斜率中的至少一个不同于第二dq信号的n个电平的相邻电平之间的间隔或n个电平的相邻电平之间的转变斜率。4.根据权利要求2所述的存储设备，其中，当第一dq信号与高于对应于第二dq信号的操作频率条件的操作频率条件相对应时，第一dq信号的n个电平的相邻电平之间的间隔大于第二dq信号的n个电平的相邻电平之间的间隔。5.根据权利要求2所述的存储设备，其中，当第一dq信号与高于对应于第二dq信号的操作频率条件的操作频率条件相对应时，第一dq信号的n个电平的相邻电平之间的转变斜率比第二dq信号的n个电平的相邻电平之间的转变斜率更陡。6.根据权利要求1所述的存储设备，其中，dq参数包括缩放dq信号的n个电平的相邻电平之间的间隔和n个电平的相邻电平之间的转变斜率中的至少一个。7.根据权利要求1所述的存储设备，还包括：至少一个管脚，被配置为从存储设备外部的设备接收指示操作频率条件的信号。8.根据权利要求7所述的存储设备，其中，指示操作频率条件的信号包括模式寄存器集(mrs)信号。9.根据权利要求1所述的存储设备，其中，数据输入/输出电路包括：pam编码器，被配置为通过对读取数据执行基于pamn的编码操作生成编码数据；dq参数缩放器，被配置为基于操作频率条件生成dq缩放信号；以及驱动器，被配置为通过基于dq缩放信号驱动编码数据输出dq信号。10.根据权利要求9所述的存储设备，其中，dq缩放信号包括驱动器的电源电压和被配置为控制驱动器中包括的多个缩放晶体管的导通或截止的代码信号中的至少一个。11.根据权利要求10所述的存储设备，其中，驱动器的电源电压被配置为根据操作频率条件而变化，以及代码信号被配置为使得导通的多个缩放晶体管的数量根据操作频率条件而变化。12.根据权利要求9所述的存储设备，其中，驱动器包括：与dq信号的最高有效位(msb)相对应的第一上拉电路和第一下拉电路；以及与dq信号的最低有效位(lsb)相对应的第二上拉电路和第二下拉电路。13.根据权利要求12所述的存储设备，其中，在第一上拉电路和第一下拉电路中包括的多个晶体管具有与在第二上拉电路和第二下拉电路中包括的多个晶体管不同的特性。14.一种存储系统，包括：存储设备，包括存储单元阵列和被配置为控制存储设备的存储操作的存储控制器，
其中，存储设备和存储控制器各自被配置为发送或接收基于n电平脉冲幅度调制(pamn)调制的缩放dq信号，其中，n是大于或等于4的整数，以及其中，根据存储系统的操作频率条件缩放所述缩放dq信号的n个电平的相邻电平之间的间隔和/或n个电平的相邻电平之间的转变斜率中的至少一个。15.根据权利要求14所述的存储系统，其中，当操作频率条件超过参考值时，dq信号被缩放使得间隔和/或转变斜率中的至少一个增加。16.根据权利要求14所述的存储系统，其中，当操作频率条件等于或小于参考值时，dq信号被缩放使得间隔和/或转变斜率中的至少一个减小。17.根据权利要求14所述的存储系统，其中，存储设备和存储控制器各自包括驱动器，驱动器被配置为接收根据操作频率条件而变化的电源电压，或者其驱动强度被配置为根据操作频率条件而变化。18.一种操作存储设备的方法，所述方法包括：根据第一操作频率条件接收第一读取命令；响应于第一读取命令，生成和输出基于n电平脉冲幅度调制(pamn)且对应于第一操作频率条件的第一dq信号；根据与第一操作频率条件不同的第二操作频率条件接收第二读取命令；以及响应于第二读取命令，生成和输出基于pamn并且对应于第二操作频率条件的第二dq信号，其中，第一dq信号与第二dq信号的n个电平的相邻电平之间的间隔和n个电平的相邻电平之间的转变斜率中的至少一个不同，以及其中，n是大于或等于4的整数。19.根据权利要求18所述的方法，还包括：接收指示第一操作频率条件的信号；基于第一操作频率条件确定第一dq参数，用于缩放第一dq信号的n个电平的相邻电平之间的间隔和n个电平的相邻电平之间的转变斜率中的至少一个；接收指示第二操作频率条件的信号；以及基于第二操作频率条件确定第二dq参数，用于缩放第二dq信号的n个电平的相邻电平之间的间隔和n个电平的相邻电平之间的转变斜率中的至少一个，其中，第一dq参数与第二dq参数不同。20.根据权利要求18所述的方法，其中，生成和输出第一dq信号包括：从存储单元阵列读取数据；通过对读取数据执行基于pamn的编码生成编码数据；基于被缩放为对应于第一操作频率条件的电源电压或驱动强度来驱动编码数据；以及输出作为第一dq信号驱动的编码数据。

技术总结
提供的存储设备可以将脉冲幅度调制方法应用于数据(DQ)信号发送/接收，并且可以根据操作频率条件缩放DQ信号，从而提高数据传输性能并有效地改进功耗。存储设备包括存储单元阵列和数据输入/输出电路，数据输入/输出电路被配置为缩放包括从存储单元阵列读取的数据的DQ信号，并输出缩放DQ信号。数据输入/输出电路被配置为利用对应于操作频率条件的DQ参数基于n电平脉冲幅度调制(PAMn)(其中n是4或更大的整数)来缩放DQ信号并输出DQ信号。其他方面包括与存储设备通信的存储控制器，以及包括存储设备和存储控制器的存储系统。储设备和存储控制器的存储系统。储设备和存储控制器的存储系统。


技术研发人员：李受哲 孙永训 赵泫润 崔荣暾 崔桢焕
受保护的技术使用者：三星电子株式会社
技术研发日：2021.09.08
技术公布日：2022/3/8