射频功率放大器ESD保护电路的制作方法

射频功率放大器esd保护电路
技术领域
1.本实用新型涉及射频集成电路设计技术领域，尤其涉及移动通讯装置的射频功率放大器esd保护电路。


背景技术：

2.由于gaas基hbt晶体管具有高电子迁移率、高电流增益、高线性度、低基区电阻、较高的击穿电压和较低的衬底损耗等特性， gaas基hbt晶体管常被用于设计射频功率放大器。但是，gaas 工艺制造的hbt器件呈堆叠垂直结构，发射极和基极外延层厚度在100纳米量级，同时hbt器件较小的表面积造成散热困难，使得hbt器件非常容易被静电击穿。gaas薄膜电阻被隔离在介质薄膜顶层上，也不利于散热，gaas薄膜电阻也容易遭到静电击穿。电路设计中，必须增加静电放电(electrostatic discharge，esd) 保护电路以保护gaas元件，提高可靠性。
3.相关技术的射频功率放大器的esd保护电路如图1所示，在晶体管的集电极和地之间串联多个二极管，二极管串联形式的esd 保护电路需要6-8个一定面积的二极管级联，大功率的射频功率放大器，由于输出电压摆幅较大，甚至需要10-12个二极管。这些esd 保护二极管占据了较大的芯片面积。当集电极上出现高电压时，串联的二极管将导通，将集电极电压钳位在一个安全的电压范围内。为了提高良好的esd保护能力，要求二极管的面积足够大，以提供较强的放电能力。同时，相关技术的射频功率放大器的集电极输出端上有较大的输出电压摆幅，串联的esd保护电路必须能够承受住这个摆幅电压而不导通。根据输出电压摆幅的大小，需要n个 esd保护二极管串联连接以保证输出电压不受影响。放大管的偏置参考电压vreg上同样需要esd保护电路，用m个串联的esd保护二极管和至少一个反偏的二极管实现对vreg电压的正反向esd 保护。esd保护电路多个保护二极管占据了较大的芯片面积，其 esd保护电路的二极管版图如图2所示，从而导致芯片成本增加。
4.为了减小esd保护电路占用的芯片面积，从而降低芯片成本，采用较小面积的esd保护电路是解决上述问题的有效方法。


技术实现要素：

5.针对以上相关技术的不足，本实用新型提出一种应用于无线通讯中，可靠性好、电路尺寸小且成本低的射频功率放大器esd保护电路。
6.为了解决上述技术问题，本实用新型提供了一种射频功率放大器 esd保护电路，包括输入端、输出端，晶体管、偏置电路以及第一esd 保护电路；所述晶体管的基极连接至所述输入端，所述晶体管的发射极连接至接地，所述晶体管的集电极分别连接至所述输出端和电路电压源；所述偏置电路串联至所述晶体管的基极与基准电压源之间；所述第一esd保护电路连接于所述晶体管的集电极与接地之间，用于为所述晶体管提供静电放电保护；
7.所述第一esd保护电路包括第一晶体管、第一二极管、第二二极管以及第三二极管；
8.所述第一晶体管的基极呈开路设置，所述第一晶体管的集电极连接于所述电路电压源，所述第一晶体管的发射集连接于所述第一二极管的正极；
9.所述第一二极管的负极连接至接地；
10.所述第二二极管的正极连接至接地，所述第二二极管的负极连接至所述第一晶体管的集电极；
11.所述第三二极管的正极连接至接地，所述第三二极管的负极连接至所述第一晶体管的集电极。
12.优选的，所述第一esd保护电路还包括第四二极管，所述第四二极管串联于所述第一二极管与接地之间，且所述第四二极管的正极连接至所述第一二极管的负极。
13.优选的，所述射频功率放大器esd保护电路还包括第二esd保护电路，所述第二esd保护电路连接于所述基准电压源与地之间，用于为所述偏置电路提供静电放电保护；所述第二esd保护电路包括第二晶体管、第五二极管以及第六二极管；
14.所述第二晶体管的基极呈开路设置，所述第二晶体管的发射极连接至接地，所述第二晶体管的集电极连接至所述基准电压源；
15.所述第五二极管的正极连接至接地，所述第五二极管的负极连接至所述第二晶体管的集电极；
16.所述第六二极管的正极连接至接地，所述第六二极管的负极连接至所述第二晶体管的集电极。
17.优选的，所述晶体管、所述第一晶体管以及所述第二晶体管均为 gaas基hbt晶体管。
18.优选的，所述晶体管、所述第一晶体管以及所述第二晶体管均pnp 型三极管。
19.优选的，所述射频功率放大器esd保护电路还包括输入阻抗匹配电路，所述输入阻抗匹配电路为串联于所述输入端与所述偏置电路之间的第一电容。
20.优选的，所述射频功率放大器esd保护电路还包括输出阻抗匹配电路，所述输出阻抗匹配电路包括串联于所述晶体管的集电极与所述第一esd保护电路之间的电感和串联于所述晶体管的集电极与所述输出端之间的第二电容。
21.与现有技术相比，本实用新型的射频功率放大器esd保护电路，采用一个基极呈开路设置的晶体管替代相关技术中的多个串联二极管电路，利用级联的基极-集电极pn结和基极-发射极pn结实现对正向静电电压的电流的保护，提高了其可靠性；同时使得版图呈方形，面积较小，容易放置在主通路版图布局的空隙中，从而缩小整个射频功率放大器esd保护电路的版图的面积，降低芯片成本。
附图说明
22.下面结合附图详细说明本实用新型。通过结合以下附图所作的详细描述，本实用新型的上述或其他方面的内容将变得更清楚和更容易理解。附图中：
23.图1为相关技术的射频功率放大器的esd保护电路图；
24.图2为相关技术的射频功率放大器的esd保护电路版图；
25.图3为本实用新型实施例一射频功率放大器esd保护电路的电路图；
26.图4为本实用新型实施例一射频功率放大器esd保护电路的版图。
27.图5为本实用新型实施例二射频功率放大器esd保护电路的电路图。
具体实施方式
28.下面结合附图详细说明本实用新型的具体实施方式。
29.在此记载的具体实施方式/实施例为本实用新型的特定的具体实施方式，用于说明本实用新型的构思，均是解释性和示例性的，不应解释为对本实用新型实施方式及本实用新型范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本技术权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本实用新型的保护范围之内。
30.以下各实施例的说明是参考附加的图式，用以例示本实用新型可用以实施的特定实施例。本实用新型所提到的方向用语，例如上、下、前、后、左、右、内、外、侧面等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
31.请参图3所示，为本实用新型实施例一射频功率放大器esd保护电路的电路图。本实用新型提供了一种射频功率放大器esd保护电路 100，其为gaas基hbt工艺设计的gaas hbt射频功率放大器。射频功率放大器需要静电放电(electrostatic discharge，esd)保护电路进行保护的是输入、输出、电源以及控制电路的各个端口。esd保护电路是为了保护核心电路不被静电高电压和瞬时大电流损坏，正常工作状态下，esd保护电路不用打开。当端口的静电电压超过esd保护电路的开启电压时，esd保护电路开启，提供低阻抗的放电通道，泄放瞬时静态大电流，降低端口上电压，从而保护核心电路。esd保护电路自身要避免受到射频芯片内部噪声影响被误触发，导致核心电路中射频信号失真。正常工作时，esd电路的寄生参数要对核心电路的影响可以忽略。
32.对于gaas hbt而言，静电放电损害gaas hbt管的发射结或集电结、二极管的pn结、金属连线和薄膜电阻的机制，归根到底是由于静电放电大电流产生的热效应造成的。相对于基极-集电极pn结， gaas hbt基极-发射极pn结的掺杂浓度更高，结电阻更小，静电放电大电流流过发射结时产生的热效应低于集电结的热效应，所以发射结可以承受更大的静电放电流。增强发射结和集电结的面积，会增大承受的静电电流能力，但过大的结面积会导致结电容增大，影响核心电路的阻抗。gaas hbt射频功率放大器的输入端由于输入放大hbt 管的基极-发射极结本身具有正向二极管的静电防护能力，只需增加反向静电保护就可以了。
33.gaas基hbt的射频功率放大器输入端的静电保护常常是通过输入焊盘pad上并联一个电感来实现。并联的电感提供了esd低阻抗放电途径，同时完成了输入阻抗匹配，不增加芯片面积。
34.射频功率放大器的输出端和供电电源端都需要增加静电保护电路，往往需要数个esd保护电路。减小每个esd电路的尺寸，对减小整个射频功率放大器尺寸具有重要意义。
35.基于此，本实用新型的射频功率放大器esd保护电路100包括输入端rfin、输出端rfout，晶体管q0、偏置电路1以及第一esd保护电路ec1。
36.所述晶体管q0的基极连接至所述输入端rfin，所述晶体管q0 的发射极连接至接
地，所述晶体管q0的集电极分别连接至所述输出端 rfout和电路电压源vcc。所述偏置电路1串联至所述晶体管q0的基极与基准电压源vreg之间。所述第一esd保护电路ec1连接于所述晶体管q0的集电极与接地之间，用于为所述晶体管q0提供静电放电保护。
37.具体的，本实施方式中，所述第一esd保护电路ec1包括第一晶体管q1、第一二极管d1、第二二极管d2以及第三二极管d3。
38.所述第一晶体管q1的基极呈开路设置，所述第一晶体管q1的集电极连接于所述电路电压源vcc，所述第一晶体管q1的发射集连接于所述第一二极管d1的正极。所述第一二极管d1的负极连接至接地。
39.所述第二二极管d2的正极连接至接地，所述第二二极管d2的负极连接至所述第一晶体管q1的集电极。
40.所述第三二极管d3的正极连接至接地，所述第三二极管d3的负极连接至所述第一晶体管q1的集电极。
41.本实施方式中，所述晶体管q0、所述第一晶体管q1均为gaas 基hbt晶体管。更优的，所述晶体管q0和所述第一晶体管q1均pnp 型三极管。
42.本实用新型的射频功率放大器esd保护电路100中，采用一个基极呈开路设置的第一晶体管q1替代相关技术中的多个串联二极管电路，利用级联的基极-集电极pn结和基极-发射极pn结实现对正向静电电压的电流的保护，提高了其可靠性。同时使得版图呈方形，面积较小，容易放置在主通路版图布局的空隙中，从而缩小整个射频功率放大器esd保护电路100的版图的面积，从而有效降低芯片成本。
43.所述第一晶体管q1的发射极串联设置一个正向偏置的所述第一二极管d1，可实现承受射频功率放大器较大的输出电压摆幅，进一步提高可靠性。
44.反向静电电压和电流的保护，通过两个并联的反向偏置二极管(第二二极管d2和第三二极管d3)实现，以保证晶体管q0可以承受较大的反向静电电流，同样提高电路可靠性。
45.当然，本实用新型的射频功率放大器esd保护电路100还包括输入阻抗匹配电路，所述输入阻抗匹配电路具体为串联于所述输入端 rfin与所述偏置电路1之间的第一电容c1。
46.所述射频功率放大器esd保护电路100还包括输出阻抗匹配电路，所述输出阻抗匹配电路包括串联于所述晶体管q0的集电极与所述第一esd保护电路ec1之间的电感l和串联于所述晶体管q0的集电极与所述输出端rfout之间的第二电容c2。
47.另外，晶体管q0的偏置基准电压源vreg提供的基准电压上同样需要esd保护电路。本实施方式中，所述射频功率放大器esd保护电路100还包括第二esd保护电路ec2，所述第二esd保护电路ec2 连接于所述基准电压源vreg与地之间，用于为所述偏置电路1提供静电放电保护。
48.本实施方式中，所述第二esd保护电路ec2包括第二晶体管q2、第五二极管d5以及第六二极管d6。
49.本实施试中，所述第二晶体管q2均为gaas基hbt晶体管。具体为pnp型三极管。
50.所述第二晶体管q2的基极呈开路设置，所述第二晶体管q2的发射极连接至接地，所述第二晶体管q2的集电极连接至所述基准电压源 vreg。
51.所述第五二极管d5的正极连接至接地，所述第五二极管d5的负极连接至所述第二晶体管q2的集电极。
52.所述第六二极管d6的正极连接至接地，所述第六二极管d6的负极连接至所述第二晶体管q2的集电极。
53.由于基准电压源vreg电压稳定，幅值小于电路电压源vcc的电压，第二esd保护电路ec2中基极开路hbt管(第二晶体管q2)的发射极不用再串联二极管，如图4所示，为本实用新型实施例一射频功率放大器esd保护电路的版图，可见其版图呈方形，面积较小，容易放置在主通路版图布局的空隙中，从而缩小整个版图的面积，降低芯片成本。
54.本实用新型还提供另一种实施方式，如图5所示，为本实用新型实施例二射频功率放大器esd保护电路的电路图。本实施方式与图3 所示的实施方式一基本相同，不同的是：
55.所述第一esd保护电路ec3还包括第四二极管d4，所述第四二极管d4串联于所述第一二极管d1与接地之间，且所述第四二极管 d4的正极连接至所述第一二极管d1的负极。
56.本实施方式二主要针对高功率的射频功率放大器，其输出电压摆幅大，为了承载更大电压摆幅，晶体管q0输出的集电极的第一esd 保护电路ec3的正向静电电压保护端串联了两个正向偏置的二极管，即第一二极管d1和第四二极管d4。虽然增加了一个esd保护二极管的面积，但其面积仍然较大程度的小于相关技术中射频功率放大器的 esd的多个二极管串联结构的面积，而且该结构设置使本实用新型的射频功率放大esd保护电路可以适用于更大输出功率的射频功率放大器设计，可靠性更优。
57.除上述区别外，其它结构与作用均相同，在此不再赘述。
58.与现有技术相比，本实用新型的射频功率放大器esd保护电路，采用一个基极呈开路设置的晶体管替代相关技术中的多个串联二极管电路，利用级联的基极-集电极pn结和基极-发射极pn结实现对正向静电电压的电流的保护，提高了其可靠性；同时使得版图呈方形，面积较小，容易放置在主通路版图布局的空隙中，从而缩小整个射频功率放大器esd保护电路的版图的面积，降低芯片成本。
59.需要说明的是，以上参照附图所描述的各个实施例仅用以说明本实用新型而非限制本实用新型的范围，本领域的普通技术人员应当理解，在不脱离本实用新型的精神和范围的前提下对本实用新型进行的修改或者等同替换，均应涵盖在本实用新型的范围之内。此外，除上下文另有所指外，以单数形式出现的词包括复数形式，反之亦然。另外，除非特别说明，那么任何实施例的全部或一部分可结合任何其它实施例的全部或一部分来使用。