一种晶圆的制作方法

1.本公开涉及半导体器件制造领域，更具体地，涉及一种晶圆。


背景技术：

2.在完成晶圆的加工之后，常采用机械切割的方式进行划片，将多个芯片(或称为管芯，die)一个个独立分开。切割过程中产生的应力沿着划片道向芯片内部传播，从而使得芯片的功能区发生龟裂，影响芯片的质量。为了阻挡切割时的应力，通常在芯片中设置保护环，利用保护环围绕芯片的功能区以阻挡应力，从而改善了龟裂问题。其中，芯片的总面积为保护环所在区域的面积与功能区的面积之和。为了避免一个保护环无法完全阻挡应力的问题，需要在芯片中增加保护环的数量，从而能够提升对芯片功能区的保护效果。
3.然而，随着半导体器件特征尺寸的不断缩小，集成电路芯片的面积也在不断缩小，而保护环的面积却占整个芯片面积的比重越来越大，降低了晶圆的利用率，增大了成本。
4.因此，希望提供一种改进的晶圆结构，以便提供一种能够兼顾晶圆利用率与芯片质量的方案。


技术实现要素：

5.有鉴于此，本公开提供了一种改进的晶圆，通过在划片道中设置围绕芯片的牺牲环，从而兼顾了晶圆利用率与芯片质量。
6.为实现上述目的，本公开实施例提供一种晶圆，包括多个芯片和划片道，划片道分隔相邻的芯片，至少部分芯片包括功能区以及围绕功能区的保护区，保护区中设有围绕功能区的保护环，其中，划片道中设有牺牲环，围绕相应的芯片。
7.可选地，上述晶圆还包括衬底以及位于衬底上的绝缘层，其中，牺牲环包括位于绝缘层中的第一导电结构，第一导电结构从绝缘层的表面向衬底方向延伸，第一导电结构与衬底相连或分隔。
8.可选地，第一导电结构包括交替堆叠的多层接触孔与多层布线，至少一层接触孔构成的图案为围绕相应芯片的单环或者双环，和/或至少一层布线构成的图案为围绕相应芯片的环。
9.可选地，在至少一层接触孔构成的双环的图案中，用于构成内环图案的接触孔与构成外环图案的接触孔交错排布。
10.可选地，牺牲环还包括位于衬底中的第一掺杂区，第一掺杂区呈环状并围绕相应的芯片，第一掺杂区与第一导电结构连接。
11.可选地，前述晶圆还包括位于绝缘层上的第一钝化层，其中，牺牲环还包括位于第一钝化层上的第一顶层结构，第一顶层结构呈环状并围绕相应的芯片，第一顶层结构穿过第一钝化层并与第一导电结构连接。
12.可选地，第一顶层结构具有凹陷，凹陷从第一顶层结构的表面向衬底方向延伸。
13.可选地，保护环包括位于绝缘层中的第二导电结构，第二导电结构呈环状并围绕
相应的功能区，第二导电结构沿衬底的厚度方向延伸并与衬底相连，保护环还包括位于第一钝化层上的第二顶层结构，第二顶层结构呈环状并围绕相应的功能区，第二顶层结构穿过第一钝化层并与第二导电结构连接。
14.可选地，第二顶层结构具有凹陷，凹陷从第二顶层结构的表面向衬底方向延伸。
15.可选地，前述晶圆还包括第二钝化层，覆盖第一钝化层、第一顶层结构以及第二顶层结构。
16.本公开实施例的晶圆通过在划片道设置围绕芯片的牺牲环，与围绕芯片功能区的保护环构成双环保护结构，既能在划片时阻挡应力向芯片传递，又因牺牲环设置在划片道中而不占用芯片的面积，反而还可以适当减少保护环的数量，提高了晶圆的有效利用率，从而降低了成本。
17.通过将牺牲环中的不同结构(例如导电结构、掺杂区、顶层结构)设置为围绕芯片的环形图案，从而构成多层环结构，进一步提升了对应力的阻挡和释放效果。
18.将牺牲环导电结构中的接触孔设置围绕芯片为双环图案，且内环接触孔与外环接触孔交错排布，在水平方向上增大了阻挡应力的结构面积，更进一步提升了应力的阻挡效果。
19.相比于具有平整表面的顶层结构，在牺牲环中的顶层结构上设置凹陷，更进一步提升了应力的阻挡效果。
20.因此，本公开的晶圆能够同时提升晶圆的利用率与芯片质量，降低了成本。
附图说明
21.为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。
22.图1示出了现有技术的晶圆的俯视图。
23.图2示出了沿图1中aa线所截的截面图。
24.图3示出了本公开第一实施例的晶圆的俯视图。
25.图4示出了图3中部分芯片与划片道的立体结构示意图。
26.图5示出了图4中保护环与牺牲环的部分结构示意图。
27.图6示出了沿图4中aa线所截的截面图。
28.图7示出了牺牲环中顶层接触孔的排布图案。
29.图8示出了本公开第二实施例的晶圆的结构示意图。
30.图9示出了本公开第三实施例的晶圆的结构示意图。
31.图10示出了本公开第四实施例的晶圆的结构示意图。
具体实施方式
32.以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
33.应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一
个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
34.本公开可以以各种形式呈现，以下将描述其中一些具体实施例。在不抵触的情况下，下述实施例以及实施例中的特征可以相互组合。
35.图1示出了现有技术的晶圆的俯视图，图2示出了沿图1中aa线所截的截面图。
36.如图1与图2所示，晶圆10具有多个芯片100与划片道10a，多个芯片100按行和列的形式呈阵列式排布，相邻芯片100之间的区域为划片道10a。每个芯片100包括功能区100a和保护区，其中功能区100a用于形成半导体器件结构，半导体器件结构是承担芯片100基本电学功能的结构，比如对于nmos或pmos器件，半导体器件结构指的是源、栅、漏、层间介质层(ild)等；再比如对于沟槽型vdmos，半导体器件结构包括形成于外延片中的沟槽、沟槽侧壁的栅介质层以及沟槽栅中的多晶硅栅等结构；保护区环绕功能区100a，保护区内一般设有多个保护环，以对功能区100a中的半导体器件结构进行保护，防止划片时产生的应力对功能区100a中的半导体器件结构造成不利影响。图1和图2所示的晶圆中，每个芯片100的保护区内设有第一保护环110以及第二保护环120，其中，第一保护环110围绕功能区100a，第二保护环120围绕第一保护环110。在具体实施过程中，对于不同的芯片100或者半导体器件结构，保护环的数量可以更多。
37.如图2所示，沿厚度方向，晶圆10包括衬底101、绝缘层102、第一钝化层103、键合层以及第二钝化层104。衬底101中形成有多个掺杂区。绝缘层102位于衬底101上，绝缘层202中形成有多个导电结构，且导电结构沿衬底101的厚度方向延伸。第一钝化层103位于绝缘层102上，键合层位于第一钝化层103上，第二钝化层104位于第一钝化层103与键合层上。其中，在多个掺杂区中，位于功能区100a的掺杂区用于形成半导体器件结构(例如构成半导体器件结构的阱区等)，位于保护区的掺杂区作为保护环的组成部分；同理，多个导电结构中的一部分用于构成芯片100(或者说半导体器件结构)的导电通道，另一部分作为保护环的组成部分；键合层的一部分作为芯片100的键合部，另一部分不用于键合，而是作为保护环中的顶层结构。
38.进一步参考图2，第一保护环110与第二保护环120的结构类似，分别包括部分掺杂区、部分导电结构以及部分键合层。第一保护环110包括依次相连的掺杂区101a、导电结构110a以及顶层结构119。导电结构110a包括交替堆叠的多层接触孔与多层布线，例如为依次堆叠在衬底101上的接触孔111、布线112、接触孔113、布线114、接触孔115、布线116、接触孔117以及布线118。第二保护环120包括依次相连的掺杂区101b、导电结构120a以及顶层结构129。导电结构120a包括交替堆叠的多层接触孔与多层布线，例如为依次堆叠在衬底101上的接触孔121、布线122、接触孔123、布线124、接触孔125、布线126、接触孔127以及布线128。
39.如图1所示，芯片100的面积包括功能区100a的面积与保护区(即第一保护环110和第二保护环120所在区域)的面积，而由于保护区中需设置多个保护环，导致整个芯片100的总面积较大，有效利用率较低。为了减缓划片时的应力传播，需要将划片道10a的宽度维持在较宽的范围，例如现有功率器件的划片道10a的宽度通常为80微米左右或60微米左右，这样一来，每个芯片100的总面积占比较少，进一步降低了晶圆10的有效利用率。此外对于整个晶圆10而言，芯片100的总数量也会受到单一芯片100的总面积和划片道10a宽度的双重影响而大幅降低。
40.为了改善上述问题，本公开提供了一种新的晶圆结构方案，通过在划片道中设置牺牲环，可以相应减少保护环的数量以及减小保护区的面积，在避免划片对于芯片造成损伤的前提下，还有效提升了晶圆的有效利用率。下面将对改进方案进行详细说明。
41.图3示出了本公开第一实施例的晶圆的俯视图，图4示出了图3中部分芯片与划片道的立体结构示意图，图5示出了图4中保护环与牺牲环的部分结构示意图，图6示出了沿图4中aa线所截的截面图，其中，为了清楚起见，在图4中未示出绝缘层与第二钝化层，在图5中未示出第一钝化层及其上方的结构。
42.如图3至图6所示，本公开第一实施例的晶圆20包括多个芯片200，多个芯片200按行和列的形式呈阵列式排布，相邻芯片200之间的区域为划片道20a。至少部分芯片200包括功能区200a和保护区，其中功能区200a用于形成半导体器件结构，在相应的芯片200中，保护区围绕功能区200a，保护区中设有保护环210，且保护环210围绕功能区200a。划片道20a中设有牺牲环220。每个牺牲环220对应围绕一个芯片200，在芯片200中设有保护环210时，牺牲环220围绕相应的保护环210，从而构成双环结构。
43.参考图6，沿厚度方向，晶圆20包括衬底201、绝缘层202、第一钝化层203、键合层以及第二钝化层204。衬底201中形成有多个掺杂区。绝缘层202位于衬底201上，绝缘层202中形成有多个导电结构，且导电结构沿衬底201的厚度方向延伸。第一钝化层203位于绝缘层202上，键合层位于第一钝化层203上，第二钝化层204位于第一钝化层203与键合层上。其中，多个掺杂区中的一部分用于形成半导体器件结构(例如半导体器件结构的阱区等)，另一部分作为保护环210和牺牲环220的组成部分；或者说，在多个掺杂区中的，一部分位于功能区200a内的掺杂区用于形成半导体器件，另一部分位于功能区200a之外的掺杂区作为保护环210和牺牲环220的组成部分；类似的，多个导电结构中的一部分用于构成芯片200(或者说半导体器件结构)的导电通道，另一部分作为保护环210和牺牲环220的组成部分；键合层的一部分作为芯片200的键合部，另一部分不用于键合，而是作为保护环210和牺牲环220中的顶层结构。在本实施例中，绝缘层202、第一钝化层203以及第二钝化层204的材料包括但不限于氧化硅、氮化硅。
44.保护环210与牺牲环220的结构类似，分别包括部分掺杂区、部分导电结构以及部分键合层。保护环210包括依次相连的第二掺杂区201a、第二导电结构210a以及第二顶层结构219。其中第二导电结构210a包括交替堆叠的多层接触孔与多层布线，例如为依次堆叠在衬底201上的接触孔211、布线212、接触孔213、布线214、接触孔215、布线216、接触孔217以及布线218。类似地，牺牲环220包括依次相连的第一掺杂区201b、第一导电结构220a以及第一顶层结构229。其中第一导电结构220a包括交替堆叠的多层接触孔与多层布线，例如为依次堆叠在衬底201上的接触孔221、布线222、接触孔223、布线224、接触孔225、布线226、接触孔227以及布线228。
45.在本实施例中，第一掺杂区201b呈环状围绕相应的芯片200，比如沿平行于衬底201表面的方向，第一掺杂区201b呈矩形，或者第一掺杂区201b呈矩形且四个角均为倒角；第一导电结构220b中的每层接触孔和布线均呈环状围绕芯片200，第一顶层结构229呈环状围绕芯片200。其中，第一导电结构220b中的每层接触孔呈双环围绕芯片200，且位于内环和外环的接触孔对齐。在一些其他实施例中，位于内环和外环的接触孔还可以交错排布，如图7所示。然而，本公开实施例并不限于此，本领域技术人员可以根据需要对牺牲环220的结构
进行其他设置，例如改变接触孔和布线的层数、形状等。
46.保护环210的设置与牺牲环220类似，此处不再赘述，其中，保护环210与牺牲环220的宽度可以相同或者不同。在一些优选的实施例中，顶层结构219与顶层结构229的表面具有凹陷。
47.在芯片200的功能区200a设计完成后，加入保护环210的版图，组成完整的芯片版图。此时芯片版图的总面积为芯片的最终面积。在原有的划片道版图上加入牺牲环220的版图，组成完整划片道20a的版图。值得注意的是，在第一实施例中，芯片100的总面积包括了功能区100a和保护区的面积，而由于保护区中需要设置多个保护环210，因此芯片100的总面积中，实际有效利用的面积所占比例较小；而在本实施例中，芯片200的总面积仍旧需要考虑功能区200a和保护区的面积，但是相比于现有技术，由于在划片道20a中设置了牺牲环220，因此保护环210的数量可以相应减少，使保护区的面积也随之减小，所以本实施例的芯片200的总面积可以相应缩小，或者芯片200中分给功能区200的面积可以相应的增加，从而提高了晶圆200的有效利用率。
48.本实施例中增加的牺牲环220位于划片道20a内，并不会增加划片道20a的宽度以及总面积。另外，由于增加的牺牲环220占用了一定的宽度(单边几个微米，双边几个微米至十几微米)，在设计划片道20a上常用的光刻对准标记时，光刻宽度测量结构，厚度测量结构等需要相应缩小宽度，以避免这些结构与牺牲环220接触。
49.可以理解，上述牺牲环220最好不要占用划片道20a的中间区域，以避免影响后续的划片(切割)效果。在切割步骤中，可先采用激光在划片道20a的中间区域产生一个宽为10至45微米、深度为5至10微米的沟槽(laser grooving)，之后在此沟槽的基础上，采用机械切割方式继续向衬底201方向切割，切割刀刀刃的宽度具体可以为10至50微米，直到将相邻芯片200完全分离开。采用上述切割方式，在激光切割过程中，激光不会与牺牲环220直接接触，避免应力的产生，随后进行机械切割时，由于划片道20a表面已有几微米深的沟槽，切割刀被限定在此沟槽内进行切割，有效地增大了牺牲环220对应力的阻挡能力。当然在机械切割的过程中，牺牲环220极有可能会发生断裂而不会保留在最终获得的芯片200产品中。
50.图8示出了本公开第二实施例的晶圆的结构示意图。
51.如图8所示，本实施例的晶圆结构与第一实施例大体一致，相同部分不再赘述。与第一实施例的不同之处在于，保护环210与牺牲环220的层数不一致。在牺牲环220中，导电结构220a不与衬底201直接接触，且牺牲环220不包括掺杂区。
52.在切割过程中，晶圆的上层最先接触切刻刀，龟裂的可能性也较大，而下层龟裂的概率较小，因此可以省略牺牲环220下面几层结构。包括但不仅仅限于掺杂区、接触孔等。节省出来的区域可以用来绘制划片道20a中的电学测试结构等。
53.图9示出了本公开第三实施例的晶圆的结构示意图。
54.如图9所示，本实施例的晶圆结构与第一实施例大体一致，相同之处不再赘述。与第一实施例的不同之处在于，保护环210中所有结构层的层数总和与牺牲环220中所有结构层的层数总和不一致。例如在至少部分牺牲环220中不包括顶层结构。再例如，在牺牲环220中，部分或全部导电结构220a不包括靠近第一钝化层203的一层或多层金属布线以及接触孔。
55.在采用激光刻槽之后，由于上层部分材料已被刻蚀掉，再采用机械切割时，上层受
到应力已经减小，因此省略牺牲环220上层结构可以节省制作成本。
56.图10示出了本公开第四实施例的晶圆的结构示意图。
57.如图10所示，本实施例的晶圆结构与第一实施例大体一致，相同之处不再赘述。与第一实施例的不同之处在于，保护环210与牺牲环220的接触孔数量不一致。牺牲环220中的接触孔为单环结构。
58.当然，除了本实施例中提供的接触孔为单环结构的方案之外，牺牲环220中的接触孔也可以构成三环结构等。
59.本公开的上述实施例中，划片道20a还应包括光刻对准标记，光刻宽度测量结构，厚度测量结构，电学性能检测结构等。上述结构属于半导体制造的常识内容，此处不做赘述。同时，本公开实施例中的保护环210与牺牲环220可以与芯片内部的功能区200a共享光刻版，并不增加制造成本。此外，牺牲环220的数量可以不局限于1个，也可以是两个或更多个。
60.进一步的，划片道20中的牺牲环220不局限于某种互联工艺，如铝工艺或者铜工艺，这些常见的技术不影响半导体从业人员按照本公开提供的方案实现本公开。
61.本公开实施例的晶圆通过在划片道设置围绕芯片的牺牲环，与围绕芯片功能区的保护环构成双环保护结构，即能在划片时阻挡应力向芯片传递，又因牺牲环设置在划片道中而不占用芯片的面积，反而还可以适当减少保护环的数量，提高了晶圆的有效利用率，从而降低了成本。
62.通过将牺牲环中的不同结构(例如导电结构、掺杂区、顶层结构)设置为围绕芯片的环形图案，从而构成多层环结构，进一步提升了对应力的阻挡和释放效果。
63.将牺牲环导电结构中的接触孔设置围绕芯片为双环图案，且内环接触孔与外环接触孔交错排布，在水平方向上增大了阻挡应力的结构面积，更进一步提升了应力的阻挡效果。
64.相比于具有平整表面的顶层结构，在牺牲环中的顶层结构上设置凹陷，更进一步提升了应力的阻挡效果。
65.因此，本公开的晶圆能够同时提升晶圆的利用率与芯片质量，降低了成本。
66.在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
67.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。