一种圆形栅功率器件的制作方法

1.本实用新型涉及一种圆形栅功率器件。


背景技术：

2.碳化硅(sic)材料因其优越的物理特性，广泛受到人们的关注和研究。其高温大功率电子器件具备输入阻抗高、开关速度快、工作频率高、耐高温高压等优点，在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛应用。
3.然而其还存在阈值电压高、饱和电流时驱动电压高、材料缺陷较多、沟道迁移率较低、成本较高等技术、经济问题，严重制约着sic功率器件的发展。
4.并且由于工艺技术的不成熟，在加工上还存在一些不可控因素，导致器件性能的不稳定。sic工艺技术因为与si基器件工艺技术不完全适配，故在刻蚀工艺中，刻蚀深度不易控制。因为sic材料为两种原子构成，其本身的材料缺陷比si要多，材料特性也更为特殊，在加工过程中步骤越复杂越容易引入缺陷和损伤。同时sic所用工艺精度较低，一致性较差，在进行加工过程中，同一批次器件性能差异相对较大。因此需要设计对工艺参数不敏感的工艺技术，从而规避工艺带来的器件性能不稳定。


技术实现要素：

5.本实用新型要解决的技术问题，在于提供一种圆形栅功率器件，提高功率器件的可靠性。
6.本实用新型是这样实现的：一种圆形栅功率器件，包括纵向自下而上的漏极、n+型衬底、n型外延层、p型外延层、源极和栅极；
7.所述栅极为圆形；整个栅极呈圆柱形，其除顶部外均被高k介质包围；
8.所述p型外延层上设有介质槽，所述介质槽纵向深度大于等于p型外延层深度减去1μm，小于等于p型外延层深度加上1μm；
9.所述介质槽内壁上设有一高k介质层，所述介质槽内设有poly层，所述栅极设于所述poly层上；
10.所述源极设于所述p型外延层上，所述源极为环形结构。
11.进一步地，所述n型外延层浓度为1*10
19
cm-3
。
12.进一步地，所述p型外延层的p型离子浓度为2*10
20
cm-3
。
13.进一步地，所述高k介质为sio2。
14.本实用新型的优点在于：
15.通过将设置介质槽纵向深度以及poly层；并且将n型外延层浓度为 1*10
19
cm-3
，所述p型外延层的p型离子浓度为2*10
20
cm-3
，使得导通电阻更小，不容易发生电荷积累而造成的击穿问题，提高了vdmosfet的可靠性。
附图说明
16.下面参照附图结合实施例对本实用新型作进一步的说明。
17.图1是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图一。
18.图2是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图二。
19.图3是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图三。
20.图4是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图四。
21.图5是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图五。
22.图6是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图六。
23.图7是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图七。
24.图8是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图八。
25.图9是本实用新型一种圆形栅功率器件的自对准p型制造方法的示意图九。
26.图10是本实用新型一种圆形栅功率器件的示意图。
具体实施方式
27.实施例一
28.如图10所示，本实用新型一种圆形栅功率器件，包括纵向自下而上的漏极1、n+型衬底2、n型外延层3、p型外延层4、源极5和栅极6；
29.所述栅极6为圆形；整个栅极6呈圆柱形，其除顶部外均被高k介质7 包围；
30.所述p型外延层4上设有介质槽，所述介质槽纵向深度大于等于p型外延层4深度减去1μm，小于等于p型外延层4深度加上1μm；
31.所述介质槽内壁上设有一高k介质层7，所述介质槽内设有poly层8，所述栅极6设于所述poly层8上；
32.所述源极5设于所述p型外延层4上，所述源极5为环形结构。
33.本实用新型另一实施例中，所述n型外延层3浓度为1*10
19
cm-3
。
34.本实用新型另一实施例中，所述p型外延层4的p型离子浓度为 2*10
20
cm-3
。
35.本实用新型另一实施例中，所述高k介质7为sio2。
36.圆形栅sic vdmosfet功率器件的自对准p型制造工艺，利用圆形栅和源区之间的sio2隔离，对栅多晶硅和源区一起只进行一次p型注入，减少了注入次数，降低了sic工艺成本，同时对工艺过程不敏感，具备工业普适应。
37.步骤1，在含n型外延3的n+型衬底2sic表面进行p阱外延，形成一层p型外延层4，如图1所示；
38.步骤2，在步骤1形成的p型外延层4氧化生长一层sio2，为光刻做准备，如图2所示；
39.步骤3，在步骤2形成的结构上进行光刻刻蚀，去掉氧化层和p型外延层4，刻蚀深度可以控制在p型外延层4上1μm，到p型外延层4下1μm，如图3所示。
40.步骤4，在步骤3形成的结构上氧化生长一层sio2，该sio2生长厚度控制在1-2μm。
41.步骤5，在步骤4形成的结构上淀积poly8，直至高于sio2层7，如图4 所示；
42.步骤6，在步骤5形成的结构上表面进行化学机械研磨，研磨至p型外延表面，因为是厚外延，我们对研磨精度要求相对较低，如图5所示；
43.步骤7，在步骤6形成的上表面进行p型离子注入，离子注入区域覆盖整个晶圆，如
图6，7所示；该步为p型离子注入，该步注入不需要光刻图形来确定注入区域，无需对准工艺，只需对整个晶圆进行离子注入，即可自对准p型注入；
44.步骤8，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，形成栅极6 和漏极1的电极，如图8所示。
45.步骤9，下表面金属化，形成源极5金属，如图9所示。
46.针对以上实用新型提出了一种芯片切割方案，在sio2边界处对芯片进行切割，在芯片边缘保留sio2绝缘介质，有利于芯片的静电防护，如图10 所示。
47.该工艺仅需一层掩膜版，每一次光刻需要一层掩膜版，该工艺只需一次光刻，故只需要一层掩膜版，可以降低sic工艺的成本；该工艺与传统工艺相比极大简化，注入p型离子不需要进行对准，其结构会使得p型离子自动注入至p型外延层，对于成本控制有极大的利好因素；该工艺过程对研磨、切割精度不敏感，更具有普适应
48.虽然以上描述了本实用新型的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本实用新型的范围的限定，熟悉本领域的技术人员在依照本实用新型的精神所作的等效的修饰以及变化，都应当涵盖在本实用新型的权利要求所保护的范围内。